Частотный анализатор

Частотный анализатор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к устройствам определения текущего значения частоты узкополосного сигнала-и может быть использовано в системах автоматического управления и специализированных вычислительных устройствах. Цель изобретения - повышение быстродействия и снижение требований к длине реализации. Частотный анализатор содержит триггер 1, коммутатор 2, генератор тактовых импульсов 3. элемент оперативной памяти 4, первый 5, второй 6 и дополнительный 27 регистры, первый 10 и второй 11 элементы оперативной памяти,

СОК)3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 01 Н 17/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4865793/28 (22) 13.09.90 (46) 28.02.93. Бюл. й. 8 (71) Институт машиноведения им.А.А.Благонравова (72) В,Г.Гетманов и О.Б.Скворцов. (56) Авторское свидетельство СССР

М 958867, кл, G 01 Н 1/06, 1980. (54) ЧАСТОТНЫЙ АНАЛИЗАТОР (57) Изобретение относится к устройствам определения текущего значения частоты уз., Ж, 1798630 А1 кополосного сигнала:и может быть использовано в системах автоматического управления и специализированных вычислительных устройствах. Цель изобретения — повышение быстродействия и снижение требований к длине реализации. Частотный анализатор содержит триггер 1, коммутагор 2, генератор тактовых импульсов 3. элемент оперативной памяти 4, первый 5, второй 6 и дополнительный 27 регистры, первый 10 и второй 11 элементы оперативной памяти, V

О

00 (л (л)

С) 1798630

15

25

40 сумматор 3, элемент сравнения 9, счетчик

12, а также первый 14 и второй 15 дополнительный счетчик, первый 16 и второй 17 умножители .— аккумуляторы, умножители

19-23, вычитатели 24 и 25 и делители 7 и 26, а также аналого-цифровой преобразователь

28 и усилитель 29. Выделение гармоничеИзобретение относится к устройствам автоматического определения текущего значения частоты сигйала при наличии высокого уровня случайных шумов.

Целью изобретения является повышение быстродействия и снижение требований к длине реализации.

Структурная схема предлагаемого частотного анализатора показана на чертеже.

Частотный анализатор содержит триггер 1, коммутатор 2; генератор тактовых импульсов 3, элемент оперативной памяти 4, первый 5 и второй 6 регистры, делитель 7, сумматор 8, элемент сравнения 9, первый 10 и второй 11 элементы постоянной памяти и счетчик 12, информационные выходы которого соединены с адресными входами первого SlleMeHT8 постоянной памяти 10, а . первый вход триггера 1 является входом 13 запуска частотного анализатора, который также содержит первый 14 и второй 15 дополнительные счетчики, первый 16 и второй

17 матричные умножители-аккумуляторы, шесть умножителей 18-23, два комбинационных вычитателя 24 и 25, дополнительный делитель 26, дополнительный регистр 27 и . аналого-цифровой преобразователь 28, вход которого соединен через входной усилитель 29 с входом 30 частотного анализатора, выход аналого-цифрового преобразователя 28 соединен с информационными входами элемента оперативной памяти 4. адресные входы которого соединены синформационными вы.. ходами первого дополнительного счетчика

14, счетный вход которого соединен с выходом коммутатора 2. первый информационMblA вход которого является входом 31 опорной частоты и соединен с входом запуска аналого-цифрового преобразователя 28, . выход триггера 1 соединен с управляющим входом коммутатора 2, входом задания режима ЗАПИСЬ/ЧТЕНИЕ элемента оперативной памяти 4 и входом сброса счетчика

12, прямой динамический счетный вход которого соединен с инверсными динамическими тактовыми входами первого 16 и второго 17 матричных умножителей-аккумуской составляющей, наилучшим образом аппроксимирующей входную реализацию, записываемое в элемент 4 с последующим считыванием с повышенной частотой, o6ec-. печивает быстрое определение мгновенного значения частоты при высоком уровне аддитивных помех и шумов. 1 ил. ляторов, вторым информационным входом коммутатора 2 и выходом генератора тактовых импульсов 3, выход переноса счетчика

12 соедйнен с инверсными динамическими входами сброса первого 16 и второго 17 матричных умножителей-аккумуляторов, инверсным динамическим счетным входом второго дополнительного счетчика 15 и входом переноса больше элемента сравнения

9, вход сброса второго дополнительного счетчика 15 соединен с входом 13 запуска частотного анализатора, который соединен с входом сброса первого дополнительного счетчика 14 и дополнительного регистра 27, прямой динамический тактовый вход которого соединен с выходом бОЛЬШЕ элемента сравнения 9, который соединен с тактовым входом первого регистра 5, информационные выходы которого соединены с информационными входами второго регистра 6, тактовый вход которого соединен с выходом переноса второго дополнительного счетчика 15, информационные выходы которого соединены с адресными входами второго элемента памяти 11, информационными входами первого регистра 5 и дополнительной группой входов первого элемента памяти 10, первая и вторая группа выходов которого соединены с первыми группами информационных входом первого l6 и второго 17 матричнйх умножителей-аккумуляторов, вторые группы информационных входов которых соединены с информационными вйходами элемента one35 ративной памяти 4, первая группа выходов

32 второго элемента постоянной памяти 11 соединена с первой группой информационных входов nepaoro умножителя 18; вторая группа выходов ЗЗ второго элемента постоянной памяти 11 соединена с первой группой информационных входов второго умножителя 19, третья группа информационных выходов 34 второго элемента постоянной памяти 11 соединена с первыми группами информационных входов третьего

20 и четвертого 21 умножителей. четвертая группа информационных выходов 35 второго элемента постоянной памяти 11 соединена с

1798630 входами задания делителя допол н ительного делителя 26 и делителя 7, информационные выходы которых соединены с первыми группами информационных входов соответственно пятого 22 и шестого 23 умножителей, выход первого матричного умножителя-коммутатора 16 соединен с вторыми группами информационных входов первого 18, четвертого 21 и пятого 22 умножителей, выход которого матричного умножителя-аккумулятора

17 соединен с вторыми группами информационных входов второго 19, третьего 20 и шестого 23 умножителей, входы уменьшаемого и вычитаемого первого комбинационного вычислителя 24 соединены с выходами соответственно первого 18 и третьего 20 умножителей, входы уменьшаемого и вычитаемого второго комбинационного вычитателя 25 соединены с выходами соответственно второго 19 и четвертого 21 умножителей, выходы первого 24 и второго 25 комбинационных вычитателей соединены с входами делимого соответственно дополнительного делителя 16 и делителя ?. а выходы пятого 22 и шестого 23 умножителей соединены с информационными входами сумматора 8, выходы которого соединены с первой группой входов элемента сравнения 9 и информационными входами дополнительного регистра 27, выходы которого соединены с второй группой входов элемента сравнения 9.

Частотный анализатор работает следующим образом.

Сигнал, представляющий из себя аддитивную смесь узкополосной случайной составляющей, частоту. которой необходимо определить и случайных составляющих шумов и помех поступает на вход 30. Далее этот сигнал через согласующий усилитель

29 поступает на вход аналого-цифрового преобразователя 28. Запуск преобразова-. теля осуществляется по импульсам запуска, подаваемым на вход 31 и имеющим частоту

1 во. Начала цикла работы устройства связано с подачей сигнала запуска на вход 13. По этому сигналу обеспечивается сброс в нулевое состояние счетчиков 14 и 15, а также регистра 27. Кроме того, триггер 1 переключается в состояние, когда его выходной сигнал обеспечивает переключение коммутатора 2 в состояние пропускания импульсов с входа

31 на вход счетчика 14, а элемент 4 переходит в режим записи, Таким образом, по переднему фронту импульса на входе,31 запускается аналого-цифровой преобразователь 28, а по заднему фронту переключается счетчик 14, обеспечивая запись очередного отсчета в элементе 4 по последовательным адресам, начиная с нулевого.

После заполнения элемента 4 сигналом переноса со счетчика 14 триггер 1 переключается в противоположное состояние и его выходной сигнал снимает сигнал сброса со счетчика 13, а на вход счетчика 14 через

5 коммутатор 2 поступают импульсы от генератора 3. Эти же импульсы обеспечивают переключение счетчика 12. который обеспечивает выборку из элемента памяти 10 пар значений sin в< Ti, cos ик Ti, где!-номер

10 выборки, определяемый кодом счетчика 12, а частота ак определяется кодом на второй группе входов этого элемента памяти, т.е. кодом с выхода счетчика 15. Таким образом. в умножителях-аккумуляторах (напри15 мер, реализуемых на микросхемах ТО С

1008, ТО С 1009, ТО с 1010, KP 1518ВЖ1, KP

1518ВЖЗ) формируются суммы

20 Ь1,k =, " y(ti) соз м„ ti, i=î

Ьгм =, 5l(tl)Slll9lgtl

25 где k - 1,..., M и определяется выходным кодом счетчика 16.

Для каждого к из элемента памяти 11 выбираются коды

a11k = g .созыв т

i=o

35 а 1, г, k = сов в, t(slA в, tl =о аггМ = slA 60k ti

40 =о

Л К = а 11. k à 22. k — à 12, и г

Умножители 18 — 23,0 вычитатели 24, 25, делители 7 и 26 и сумматор 8 обеспечивают формирование на выходе сумматора кода

$ =akb 1, k + bib 2k х

b 1. k а 21, k b 2, k а 12k b 1п х

Ь г, а 41, k — Ь 1 k à 12 k b 2k

Получаемые значения $ сравниваются элементом 9 с ранее зафиксированным в регистре 27 (в начале цикла в нем нулевое значение) и если $ больше. чем оно записы1798630

55 вается в регистр 27, а соответствующее ему значение k в регистр 5.

Таким образом обеспечивается определение соответствующего максимуму Sk и такое k выбирается как код, соответствующий частоты сЖ, наиболее точно аппроксимирующей текущий входной сигнал. Этот результат фиксируется в регистре 6 до окончания следующего цикла работы. На выходе регистра 6, который является выходом устройства, код характеризует текущее значение частоты (периода сигнала).

Поскольку частоту импульсов генератора 31г можно выбрать существенно выше частоты f<>, обеспечивается определение текущего значения частоты узкопололосной составляющей с высоким быстродействием, а алгоритм определения, реализованный предлагаемым устройством обеспечивает высокую достоверность оценки.

Эффект от использования предлагаемого решения состоит в повышении точности частотных измерений, расширение функциональных возможностей и областей применения.

Формула изобретения

Частотный анализатор, содержащий триггер, коммутатор, генератор тактовых импульсов. элемент оперативной памяти, первый и второй регистры, делитель, сумматор, элемент сравнения, первый и второй элементы постоянной памяти и счетчик, информационные выходы которого соединены с адресными входами первого элемента постоянной памяти, а первый вход триггера является входом запуска частотного анализатора, отличающийся тем, что, с целью повышения быстродействия и снижения требований к длине реализации, он снабжен первым и вторым дополнительными счетчиками, первым и вторым матричным умножителем-аккумулятором, шестью умножителями, двумя комбинационными вычитателями, дополнительным делителем, дополнительным регистром и аналого-цифровым преобразователем, вход которого соединен через входной усилитель с входом частотного анализатора, выход аналого-цифрового преобразователя соединен с информационными входами элемента оперативной памяти. адресные входы которого соединены с информационными выходами первого дополнительного счетчика, счетный вход которого соединен с выходом коммутатора, первый информационный вход которого является входом опорной частоты и соединен с входом запуска аналого-цифрового преобразователя, выход триггера соединен с управляющим входом коммутатора, входом задания режима запись-чтение элемента оперативной памяти и входом сброса счетчика; прямой динамический счетный вход которого соединен с инверсными динамическими тактовыми входами первого и второго матричных умножителей-аккумуляторов. вторым информационным входом коммутатора и выходом генератора тактовых импульсов, выход переноса счетчика соединен с инверсными динамическими входами сброса первого и второго матричных умножителей-аккумуляторов, инверсным динамическим счетным входом второго дополнительного счетчика и входом переноса "Больше" элемента сравнения, вход сброса второго дополнительного счетчика соединен с входом запуска частотного анализатора, который соединен с входом сброса первого дополнительного счетчика и дополнительного регистра, прямой динамический тактовый вход которого соединен с выходом "Больше" элемента сравнения, который соединен с тактовым входом первого регистра, информационные выходы которого соединены с информационными входами второго регистра, тактовый вход которого соединен с выходом переноса второго дополнительного счетчика, информационные выходы которого соединены с адресными входами второго элемента памяти, информационными входами первого регистра и дополнительной группой входов первого элемента памяти, первая и вторая группа выходов которого соединены с первыми группами информационных входов первого и второго матричных умножителей-аккумуляторов, вторые группы информационных входов которых соединены с информационными выходами элемента оперативной памяти, первая группа выходов второго элемента постоянной памяти соединена с первой группой информационных входов первого умножителя, вторая группа выходов второго элемента постоянной памяти соединена с первой группой информационных входов второго умножителя, третья группа ийформационных выходов второго элемента постоянной памяти соединена с первыми группами информационных входов третьего и четвертого умножителей, четвертая группа информационных выходов второго элемента постоянной памяти соединена с входами задания делителя дополнительного делителя и делителя, информационные выходы которых соединены с первыми группами информационных входов соответственно пятого и шестого умножителей, выход первого матричного умножителя-аккумулятора соединен с вторыми группами информационных входов первого, четвертого и пятого умножителей. выход второго матричного умножителя-аккумулятора соединен с вторыми группами информационных входов второго, третьего и шестого умножителей, 10

1798630

Корректор С-.Юско

Составитель А,Сонин

Техред М.Моргентал

Редактор

Заказ 765 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб.. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 входы уменьшаемого и вычитаемого первого комбинационного вычитателя соединенные с выходами соответственно первого и третьего умножителей, входы уменьшаемого и вычитаемого второго комбинационного вычитателя соединены с выходами соответственного второго и четвертого умножителей, выходы первого и второго комбинационных вычитателей соединены с входами делимого соответственно дополнительного делителя и делителя, а выходы пятого и шестого умножителей соединены с информационными входами сумматора, выходы которого сое5 динены с первой группой входов элемента сравнения и информационными входами дополнительного регистра, выходы которого соединены с второй группой входов элемента сравнения.

1,0