Устройство для сопряжения двух эвм

Устройство для сопряжения двух эвм

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может использоваться для создания многомашинных вычислительных систем.Целыо изобретения является повышение достоверности передачи информации между ЭВМ. Поставленная цель достигается тем, что устройство содержит два дешифратора, два узла связи, два коммутатора, два узла приема, два узла передачи, два узла синхронизации приема, два узлг синхронизации передачи. 4 з.п. ф-лы, 18 ил.

с )K)3 сопе1<::ких социллистиче< ких

ГFCf f Ybf1l4K

< »s G 06 F 13/14, 15/16

ГOCY!1APCTREHf-ЮГ ПАТЕНТНОЕ

ВЕДОМСТВО CCCP (госпАтент cccp) ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 1871391!24 (22) 09,08.90 (46) 28.02.93. Бюл. ¹ 8 (72) B.Å.Íèêoëýåíêo, А.Н.Гришуткин, С.П.Якимов, Г.А,Кримец, Н.Н.Новиков и

А.А. Костылев (56) Авторское свидетельство СССР

N. 1111150, кл. G 06 F 3/04, 1983, Авторское свидетельство СССР

N 1515172, кл, G 06 F 15/16, 1987.

Изобретение относится к вычислительной технике и может быть использовано для последовательной синхронной передачи данных между ЭВМ по четырехпроводным линиям связи. Оно обеспечивает передачу данных дуплексным и полудуплексным способом.

Целью изобретения является повышение достоверности функционирования устройства, Структурная схема устройства представлена на фиг.1; на фиг.2 — схема узла приема; на фиг,3 — схема узла передачи; на фиг.4 — схема узла синхронизации передачи; на фиг.5 — схема узла синхронизации приема; на фиг.6 — схема узла коммутации; на фиг,7 — схема приемника сигналов; на фиг.8 — схема детектор» сигнала; на фиг.9— схема программируемого коммутатора длительности принятого сигнала; на фиг.10— схема синхронизации приема; на фиг.11схема передатчика; нэ

„„5Ц„„1798793 Al (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ДВУХ ЭВМ (57) Изобретение относится к вычислительной технике и может использоваться для . создания многомашинных вычислительных систем.Целью изобретения является повышение достоверности передачи информации между

ЭВМ. Поставленная цель достигается тем, что устройство содержит два дешифратора, два узла связи, два коммутатора, два узла приема, два узла передачи, два узла синхронизации приема, два узла синхрон<лзэции передачи, 4 з.п. ф-лы, 18 ил.

17 — алгоритм функционирования устройства; на фиг.18 — временная диаграмма.

Устройство для сопряжения двух ЭВМ (фиг,1) содержит первую электронно-вычислительную машину 1. вторую электронновычислительную машину 2; первый блок 3 преобразования сигналов, второй блок 4 . сО преобразования сигналов, дешифратор 5, Q() программируемый интерфейс 6 последовательной связи, узел 7 передачи, узел 8 сихнронизации передачи, узел 9 синхронизации приема, узел 10 приема, узел 11 коммутации.

Узел 10 приема <фиг. <) содержит схему

12 синхронизации приема, программируе- в мый компаратор 13 длительности принятого сигнала, приемник 14 сигнала, детектор 15 сигнала.

Узел 7 передачи (фиг.3) содержит передатчик 16, формирователь 17 фэзирующих сигналовз

Узел 8 синхронизации передачи (фиг.4) . содержит делитель 18 частоты, программи1798793 руемый делитель 19 частоты, генератор 20 импульсов.

Узел 9 синхронизации приема (фиг,5) содержит счетчики 21, 22 импульсов, триггеры 23, 24, 31, 32, элементы 25 — 30, ЗЗ, 34 И, дешифраторы 35, 36, сумматор 37 по модулю два, элемент 38 задержки, Узел 11 коммутации (фиг,6) содержит регистр 39, реле 40, 41, контакты 42, 43 реле

40, контакты 44, 45 реле 41. 10

Приемник 14. сигнала (фиг.7) содержит резисторы 46, 47, 48, 51, 53,54, 55, 56, диод

49, операционНые усилители 50, 52;

Детектор 15 сигнала (фиг,8) содержит резисторы 57, 58, 59, 67, 69, 70, 71, 72, диоды

60, 62, 63, операционные усилители 61, 65, 66, емкость 64.

Программируемый компаратор 13 длительности принятого сигнала (фиг.9) содержит триггеры 73, 82, программируемый делитель частоты 74, сумматор 75 по модулю два, элементы 76, 77, 78, 79 И, элементы равнозначности 80, 81.

Схема 12 синхронизации приема (фиг.10) содержит триггеры 83, 84, 87, эле- 25 менты 85 И, элементы 86, 88 НЕ.

Передатчик 16 (фиг,11) содержит .элементы 89, 92, 95 НЕ, элементы 90, 91, 93, 94

И, транзисторы 96, 97, 98, 99, резисторы

100, 101, 102, 103, 30

Формирователь 17 фазирующих сигна лов (фиг 12) содержит элемент 104 И, счетчик 105 импульсов, элемент106 НЕ, элемент

107 И, триггер 108, Алгоритм функционирования устройст- 35 ва представлен на фиг.13-17.

Временная диаграмма сигналов формируемых в блоках 3 (4) преобразования сигналов представлена на фиг.18.

Внешняя шина 40 адреса первой элект- 40 .ронно-вычислительной машины 1 соединена с дешифратором 5, внешняя шина 39 управления элекронно-вычислительной машины 1 соединена с управляющим входом узла 11 коммутации, внешняя шина 38 дан- 45 . ных электронно-вычислительной машины 1 соединена с информационным входом-выходом программируемого интерфейса 6 последовательной связи. Выходы дешифратора 5 подключены к адресным 50 входам программируемого интерфейса 6 последовательной связи, узла 8 синхронизации передачи, узла 10 приема, узла 11 коммутации, Внешняя шина 39 управления электронно-вычислительной машины 1 сое- 55 динена с управляющим входом программируемого интерфейса 6 последовательной связи, узла 10 приема, узла 8 синхронизации передачи, узла 7 передачи, Внешняя. шина 39 данных электронно-вычислительной машины 1 подключена к информационным входам-выходам узла 10 приема, узла

8 синхронизации передачи, узал 11 коммутации. Первый и второй вход программируемого интерфейса 6 последовательной связи соединен с первым и вторым выходом узла 10 приема, первый выход — с первым входом узла 10 приема, третий вход — с первым выходом узла 9 синхронизации приема, четвертый вход — с первым выходом узла 8 синхронизации передачи, пятый вход — с первым выходом узла 7 передачи, второй и третий выходы соответственно с первыми вторым входом узла 7 передачи, Второй и третий выходы узла 7 подключены соответственно с четвертным и третим входом узла

11 коммутации, а третий вход — с первым выходом узла 8 синхронизации передачи, второй выход которого соединен с четвертым входом узла 10 приема, третий выход— с первым входом узла 9 синхронизации приема, первый выход которого соединен со вторым входом узла 10 приема, второй выход — с третьим входом узла 10 приема, третий вход — с третьим выходом узла 10 приема., пятый и шестой входы которого соединены с первым и вторым выходом узла

11 коммутации, третий и четвертый входы которого подключены к первому и второму выходу второго блока 4 и реобразования сигналов, а третий и четвертый выходы — к первому и второму входу второго блока 4 преобразования сигналов, адресный вход которого через внешнюю шину 40 адреса соединен с адресным выходом второй электронно-вычислительной машины 2. Управляющий вход — через внешнюю шину 39 управления с управляющим выходом второй электронно-вычислительной машины 2.

Информационный вход — через внешнюю двухнаправленную шину 38 данных с информационным выходом второй электронно-вычислительной машины 2.

Блок 3 (4) преобразования сигналов обеспечивает преобразование параллельного кода в последовательные двухполярные сигналы при передаче и обратное преобразование при приеме и включают в свой состав: — программируемый интерфейс 6 последовательной связи, который обеспечивает преобразование параллельного двоичного кода в последовательный двоичный код, Он может быть построен на БИС 580ВВ51А; — узел 8 синхронизации передачи обеспечивает выдачу последовательного двоичного кода из программируемого интерфейса

6 последовательной связи в узел 7 передачи со скоростью определяемой программой функционирования. В качестве узла 8 может

1!98793 быть использован один из каналов БИС

580ВИ53, и делитель частоты, формирующий импульсы синхронизации; —, узел 7 передачи обеспечивает формирование и передачу формирующей последовательности сигналов, которая необходима для настройки узла 9 синхронизации приема на приемной стороне устройства, а затем передачу двоичных данных поступающих из программирующего интерфейса 6 последовательной связи и преобразование их в двухполярные посылки; — узел 9 синхронизации приема обеспечивает автоматическую фазовую настройку частоты узла 8 синхронизации передачи относительно принимаемых сигналов и формирования синхронизирующих импульсов приема, путем сравнения сигналов данных с фазой сигналов узла 8 синхронизатора передачи. Узел 9 включает в себя (фиг,5) 10

20 десятичные счетчики 21, 22 импульсов, дешифраторы 35, 36 предназначены для разбиения синхроимпульсов передачи на 40 тактов, триггеры 23, 24 и элементы 25, 26 И предназначенные для формирования сигна- 25 лов опережения фазы (от 0 до 19 тактов), нормальной фазы (от 19 до 21 тактов) и отставания фазы (от 21 до 40 татков). Элемент

27 ИЛИ, элементы 29, 30, 33, 34, триггеры

31, 32 предназначены для управления про- 30 хождением 39-го, 40-го либо 41-го стробирующего такта. 39-ый такт — с целью ускорения, 41-ый такт — удлинения, либо оставить неизменным период синхронизирующих импульсов приема формируемых 35 триггерами 23, 24, Элементы 33, 34 И, элемент 38 задержки, элемент 37 неравнозначности предназначены для выделения стробирующих импульсов положительной полярности по каждому фронту входного 40 сигнала и коммутации стробов на S вход триггера 31 при опережении фазы, R вход триггера 32 при отставании фазы либо запрета коммутации при нормальном фазировании; 45 — узел 10 приема (фиг.2) обеспечивает прием двуполярных посылок, преобразование их в двоичный код и запись в программируемый интерфейс 6 последовательной связи, Приемник 14 сигнала (фиг.7) входя- 50 щий в состав узла 10 приема обеспечивает прием двухполярного сигнала, его усиление и преобразование в биполярную двоичную последовательность. Детектор 15 сигнала (фиг.8) входящий в состав узла 10 приема 55 обеспечивает детектирование положительной и отрицательной полярности входного сигнала и сравнение выпрямленного положительного напряжения с опорным напряжением + Uon и, выдачу сигнала положительной полярности на выход 18 при превышении+Од над+О,п. Программируемый компаратор 13 длительности принятого сигн-ла (фиг.9) входящий в узел 10 приема обеспечивает фильтрацию во входном сигнале импульсных помех с длительностью меньше заданной и определяемой программно, путем записи соответствующего кода в программируемый делитель частоты.

Схе,ма 1.2 синхронизации приема (фиг,10)входящая в состав узла 10 приема обеспечивает обмен сигналами о готовности приемника с БИС 580ВА51В (программируемый интерфейс 6) и запоминания принятого бита в триггере 83. — узел 11 коммутации (фиг.6) обеспечивает коммутацию передаваемого сигнала в линию связи либо на вход узла приема и коммутацию сигнала с линии связи, либо со своего узла передачи в узел приема.

Устройство работает следующим образом.

Электронно-вычислительные мащины

1, 2 осуществляют настройку устройства на требуемую скорость передачи данных и допустимую длительность импульсных помех, путем записи соответствующих кодов в программируемый делитель 19 частоты узла 8 синхронизации передачи в программируемый делитель частоты 74 программируемого компаратора 13 длительности принятого сигнала. Средства запуска-останова генератора 20 узла 8 не требуется. Генератор начинает работать по включении питания, Затем электронно-вычислительные машины 1, 2 выдают на внешние шины управления сигнал "Сброс" для проведения элементов памяти в исходное состояние и осуществляют программирование интерфейса 6 последовательной связи на передачу и прием данных путем записи соответствующего кода, После этого программируемый интерфейс 6 последовательной связи формирует сигналы "Запрос передачи" и "Запрос приема" поступающие на входы 2 узла 7 передачи и на вход 5 узла 10 приема соответственно.

В узле 7 передачи сигнал со входа 2 поступает на вход элемента 95 HE и затем на вторые входы элементов 93, 94 И, разрешая прохождение фазирующей последовательности и передаваемых данных на выход передатчика 16, Кроме того сигнал с выхода элемента 95

НЕ поступает на выход 52 и с него на первый вход элементов 104,107 ЙформиГователя 17 фазирующих сигналов, фиг.12). Они разрешают прохождение импульсов фазирующей

1798793 контрольных точках 17 и 18 формируется ток 20

30

40

50 последовательности равным длительности импульсов передаваемых данных формируемых триггером 108, путем деления частоты следования синхроимпульсов передачи в два раза.

Импульсы фазирующей последовательности, проходя через элемент 107 И поступают на выход 53 и с него на второй вход элемента 91 И (фиг.11), подготовленного к открытию сигналом, снимаемым с элемента

90 И.

С выхода элемента 91 И импульсы фазирующей последовательности поступают на первый вход элемента 98 И, а через элемент

92 НЕ, на первый вход элемента 94 И.

Сигналы, снимаемые с выходов элементов 93, 94, управляют работой с транзисторов 96, 97, 9S, 99. С их помощью и с помощью резисторов 100, 101, 102, 103 на изменяющийся по направлению, Одновременно импульси фазирующей последовательности поступают, через третий вход элемента 104 И (фиг.12) на С вход счетчика 105 импульсов, который служит для подсчета количества поступивших импульсов фазирующей последовательности.

После прохождения двадцати импульсов фазирующей последовательности на его выходе появляется сигнал эквивалентный логическому нулю.

Он поступает: — с выхода 51 формирователя 17 на второй вход элемента 90 И передатчика 16 (фиг.11) и разрешающий прохождение данных со входа 1; — на вторые входы элементов 107, 104 (фиг,12), через элемент 106 НЕ и запрещающий прохождение импульсов фазирующей последовательности в передатчик 16 и на счетчик 105 импульсов, а также поступает на выход 3 в виде сигнала, который именуется

"Свободно для передачи", в программируемый интерфейс 6 последовательной связи.

Этот сигнал свидетельствует о готовности передатчика узлов передачи 7 и приема 10 обменивается данными.

Сформированные импульсы фазирующей последовательности с выходов 17, 18 узла передачи поступают в узел 11 коммутации. В котором через нормально замкнутые контакты 42, 43 реле 40 поступают на выходы 34, 35, а с них на линию связи и на входы

36, 37 узла 11 коммутации второго блока 4 преобразования сигналов, где через нормально замкнутые контакты 44, 45 реле 41 по цепи 23, 24, 21, 22 поступают в узел приема сигнала этого блока.

B этом узле (фиг,7) сигнал поступает на усилитель принимаемого сигнала, собран5

15 ного на операционном усилителе 52 и резисторах 51, 53, 56, 54, 55, обеспечивающего требуемое усиление сигнала и входное сопротивление узла. .С выхода операционного усилителя 52 сигнал поступает на выход 44, а с него на детектор 15 сигнала и на инверсный вход операционного усилителя 50. Он обеспечивает формирование на своем выходе, совместно с резисторами 47, 48, 46 и диодом 49, однополярной двоичной последовательности из двуполярных входных сигналов. С выхода операционного усилителя 50 однополярный двоичный сигнал поступает по цепи 43 — 45 на вход программируемого компаратора 6 длительности принятого сигнала..

Входной сигнал в детекторе 15 поступает на делитель напряжения, который выполнен на резисторах 69, 72 (фиг.8) с делителя напряжения сигнал поступает на детектор положительной полярности, который собран на операционном усилителе 66, резисторах 70, 71, диоде 63 и на детектор операционной полярности, собранный на операционном усилителе 65, резисторах 67, 68, диоде 62. Они служат для детектирования входного сигнала по уровню амплитуды и формирования уровня напряжения положительной полярности на емкости 64 (UäeT), при появлении сигнала на входе устройства, Формируемое напряжение на емкости

64 сравнивается с помощью компаратора, собранного на операционном усилителе 61, резисторах 58, 59, 57, диоде 60, с напряжением + 0сп, поступающим на инверсный вход компаратора 61. При превышении 0де

> 0оп компаратор формирует сигнал положительной полярности, который поступает по цепям 48 — 46, 48 — 49 на второй вход программируемого компаратора 13 длительности принятого сигнала vi на вход схемы 12 синхронизации приема соответственно, Этот сигнал свидетельствует о наличии данных на входе устройства.

В программируемом компараторе 13 длительности принятого сигнала с детектора 15 поступает на второй вход элемента 76

И (фиг.9) и резрешает прохождение входных сигналов с первого входа элемента 76 И на второй вход элемента неравнозначности 75, На его первый вход поступает сигнал с инверсного выхода триггера 73. При совпадении уровня сигналов на входе элемента 75 на его со ходе сигнал отсутствует, тем самым разрешая подсчет импульсов опорной. частоты програмируемым делителем 74 частоты, После прохождения N импульсов опорной частоты определяемых программно, путем предварительной записи соответ1798793 ствующего кода в 74 на выходе программируемого делителя 74 частоты появится сигнал эквивалентный логической единице. Он поступает на С вход триггера 73, перебрасывая его в единичное состояние. Сигнал снимаемый с инверсного выхода триггера

73, в этом случае, несовпадает с сигналом присутствующем на другом входе и элемент

75 формирует сигнал, поступающий Ha Rвход 74, для приведения его в исходное состояние, Работа элемента 75 контролируется элементами 81, 82 сравнения. В случае появления одинаковых сигналов на выходе элемента 80 сравнения им формируется сигнал, которым триггер 82 перебрасывается в единичное состояние, Единичное состояние этого триггера свидетельствует о наличии неисправности или случайного сбоя в элементах 75, 81, 80, С целью определения состояния триггера 82 осуществляется периодически (e конце цикла приема-передачи) его onpoc.

При появлении на втором входе элемента 75 сигнал с длительностью меньшей, чем время подсчета N импульсов эталонной частоты, то сигнал на выходе 74 не появится и триггер 73 состояния не изменит.

Вход/выход 27 на фиг.2 и фиг.9 являет. ся шиной данных ЭВМ, работающих на запись и считывание данных.

В процессе работы по входу/выходу 27 данные записываются в 74 и считываются с элемента 78 (фиг.9) и являющихся различными адресами (абонентами) ЭВМ, Таким образом, программируемый компаратор 13 длительности обеспечивает селекцию импульсных помех. В качестве программируемого делителя 74 частоты можно использовать БИС типа 580ВИ53, Выделенный .полезный сигнал с программируемого компаратора 13 длительности поступает по цепи 16-50 на первый вход схемы 12 синхронизации приема. На его втором входе присутствует сигнал с детектора 15. Он поступает на D-вход триггера 87 (фиг.10), а через элемент 88 НЕ íà S .вход триггера 84. По приходу синхроимпульсов на С-вход триггера 87 на его выходе формируется сигнал, поступающий на второй вход элемента 85 И. Триггер 84 перебрасывается в нулевое состояние и с его выхода. снимается сигнал низкого уровня, который именуется "Готовность приема" синхронизация приема при отсутствии электрической связи между сигналами на входах 4 и 6 осуществляется программно через программируемый интерфейс 6 последовательной связи, При появлении информации и при наличии запроса программируемого интерфейса G o приеме, выдаваемой по цепи 5, узел 12 формирует в ответ сигнал "Готовность приема", выдаваемый в программируемый интерфейс 6, Таким образом, по наличию сигнала на выходе 6 программируемый интерфейс 6 узнает о присутствии в цепи 4 узла 12 передаваемых данных, т,е, таким образом осуществляется определение момента (синхронизация) наличия данных в цепи 4 по сигналу в цепи 6. Сигнал "Готовность приема" поступает в программируемый интерфейс 6.

Электронно-вычислительная машина аналиЗирует этот сигнал и приступает к чте5

15 нию данных, которые поступают в программируемый интерфейс 6 выхода 4, к которому подключен триггер 83, Временная диаграмма работы блока преобразования сигналов приведена на

20 фиг.18

Передача информации электронно-вычислительными машинами осуществляется дуплексным способом и производится следующим образом, Электронно-вычислительные машины выдают сигнал "Сброс", настраивают узлы устройства (путем записи соответствующего кода) на требуемую скорость обмена данными и ожидаемую длительность импульсной помехи, 25

После этого 1 и 2 выдают сигналы "Запрос передачи" и "Запрос приема" и анализируют появление сигналов "Готов к передаче" и "Готов к приему", формируемых блоками 3, 4 преобразования сигналов, пу30

35 тем считывания и анализа словосостояния программируемого интерфейса.

При готовности устройства к передаче электронно-вычиСлительная машина передает массив передаваемых данных и при появлении данных обеспечивает считывание массива данных с блока преобразования сигналов и запись в свою оперативную память.

Принятый массив данных представляет

50 целью обнаружения принятых с ошибкой кодовых комбинаций и их исправление. Затем она производит подсчет контрольной суммь принятого массива и сравнение подсчитанной контрольной суммы Х, парс. с имеющейся в составе массива данных переданной контрольной суммой Хк перед.

При Жс подс.+ я перед электронно-вычислительная машина передает об этом сообщение о ненорме по Х,, Устройством

45 собой набор кодовых комбинаций из корректирующих кодов и содержащий контрольную сумму принятого массива.

Электронно-вычислительная машина осуществляет просмотр принятого массива с

1798793

12 организуется повторная передача этого же массива данных, исправление кодовых комбинаций принятых с ошибками, подсчет контрольной суммы принятого массива Х< подс. и сравнение с переданной суммой Хк перед..

При повторной К подс. Ф Х< перед. Обмен данных прекращается и автоматически производится переход на программу поиска и локализации неисправности.

Электронно-вычислительная машина 1 по программе поиска и локализации неисправности осуществляет подключение выхода передатчика 16 на вход своего же приемника 14 сигнала, путем на своего же приемника 14 сигнала, путем включения реле 41 в узле 11 коммутации. Осуществляется это путем записи соответствующего кода в регистр 39 блока 3. Электронно-вычислительная машина 2 осуществляет подключение выхода передатчика 16 к входу своего же приемника 14 в блоке 4, Осуществляется это включением реле 40 в узле 11 коммутации путем записи соответствующего кода в регистр 39 блока 4, Затем 1 и 2 одновременно осуществляют проверку функционирования своих блоков 3, 4 путем передачи, приема и сравнения принятой и переданной тестовой поСледовательности, При неисправности принятой и переданной тестовой последовательности 1 (2) выдает информацию о неисправности своего блока 3 (4) преобразования сигналов, При сравнении переданной и принятой тестовой последовательности 1 переходит к дополнительной проверке нормально-замкнутых контактов реле 41 блока 3, Осуществляется это подключением выхода передатчика ко входу своего же приемника, Достигается это путем включения реле 40 и отключения реле 41, т,е. путем записи соответствующего кода в регистр 39, Электронно-вычислительная машина 2, одновременно, переходит на проверку недопроверенных нормально замкнутых контактов реле 40 блока 4, путем подключения входа приемника к выходу передатчика, а также включением реле 41 и отключения реле 40, 1 и 2, при этом, осуществляют передачу, прием и сравнение переданной тестовой последовательности.

При несравнении принятой и переданной тестовой последовательности электронно-вычислительная машина выдает информацию о неисправности своего блока преобразования сигналов.

При сравнении переданной и принятой тестовой последовательности электронновычислительная машина выдает информацию об исправности своих блоков

50 преобразования сигналов, что свидетельствует о неисправности линии связи между блоками преобразования сигналов.

Передача информации между 1 и 2 полудуплексным способом производится следующим образом:

Электронно-вычислительная машина 1, начинающая передачу информации выдает сигнал "Сброс", настраивает узлы устройства на требуемую скорость обмена данными и ожидаемую длительность импульсной помехи, а также подключает вход приемника сигналов к выходу передатчика. Это осуществляется с целью оперативного контроля выдаваемой информации. Для этого осуществляется включение реле 41 узла 11 коммутации.

Электронно-вычислительная машина 2, одновременно с 1, осуществляет аналогичные подготовительные операции.

После этого 1 выдает сигнал "Запрос передачи" и "Запрос приема" в блок 3 преобразования сигналов и анализирует появление сигнала "Готовность передачи" формируемых блоком преобразования сигналов, путем считывания и анализа словосостояния программируемого интерфейса.

При готовности устройства к передаче электронно-вычислительная машина передает набор кодовых комбинаций в линию связи и параллельный прием с помощью своего приемника сигналов этих же кодовых комбинаций с линии связи и сравнение передаваемой и принимаемой каждой кодовой комбинации в реальном масштабе времени.

При несравнении переданной и принятой кодовой комбинации 1 организует повторную передачу этой же кодовой комбинации. При повторной передаче кодовой комбинации так же считывается с линии, с помощью своего приемника и 1 повторно сравнивает переданную и считанную кодовую комбинацию. При повторном несравнении — 1 прекращает передачу данных и выдает сообщение о неисправности своего блока 3 преобразования сигналов, При передаче всех кодовых комбинаций в линию связи 1 переходит в режим приема информации от 2 подключением к линии приема входа приемника, путем отключение реле 41 от выхода передатчика.

Электронно-вычислительная машина 2 принимает переданную 1 информацию, осуществляет просмотр, с целью обнаружения, принятых с ошибкой кодовых комбинаций и их исправление, Затем 2 производит подсчет контрольной суммы принятой информации (Ь подс.) и

1798793 сравнение с переданной контрольной суммой

Д -к пвред.) аналогично рассмотренному выше.

Принятое сообщение сравнивает с передаваемым и при несравнении 2 анализирует вид сообщения и при сообщении ненорма электронно-вычислительная машина 2 прекращает обмен и выдает сообщение о неисправности блока 4 преобразования сигналов, а при сообщении НОРМА 2 организует повторнурю выдачу сообщения и контролирует правильность ее выдачи. При повторном . несравнении передаваемого и принятого сообщения НОРМА 2 прекращает обмен и выдает сообщение о неисправности блока 4, В случае правильности выдачи сообщения 2 анализирует вид переданного сообщения и в случае НОРМЫ обмена переходит на выполнение следующих программ, в соответствии с алгоритмом функционирования

2, При передаче сообщения НЕНОРМА 2 анализирует количество (N) повторов передачи массива данных и при N < 2 электронно-вычислительная машина 2 переходит на повторный прием массива данных. При Щ2 она переходит на программу проверки исправности блока 4, аналогичную программе проверки при дуплексном способе обмена даными и описанный выше, Одновременно 2 принимает переданное 2 сообщение о НОРМЕ либо НОРМЕ передачи массива данных. При НОРМЕ 1 анализирует количество N повторов передачи массива данных и при N < 2 злектронновычислительная машина 1 переходит на повторную передачу массива данных, При N

2 она прееходит на программу проверки исправности блока 3, аналогичную программе при дуплексном способе обмена данными и описанной выше, Достоверность функционирования устройства в дуплексном режиме обеспечивается за счет использования корректирующих кодов, используемых для кодирования передаваемой информации, При работе в полудуплексном режиме до. стоверность повышается за счет того, что мы передаваемые данные от ЭВМ1 и ЭВМ2 заворачиваем назад в ЭВМ1 с линии связи путем подключения приемника ЭВМ1 (приемник в полудуплексном режиме свободен) и осуществляем побайтный контроль передаваемых данных с точки линии связи. Тем самым мы обеспечиваем достоверность выдачи влиниюданных, передаваемых ЭВМ1.

При передаче данных от ЭВМ2 к ЭВМ1 поступает аналогично, обеспечивая доста20

30

40 счет автоматического перехода, в случае появления неисправности, на программу пожиме

55 верность выдачи в линию передаваемых

ЭВМ2 данных.

Достоверность передачи информации повышается относительно отказов типа

"Сбой" за счет использования корректирующих кодов и отказа технических средств, обеспечивающих в данный момент передачу данных, эа счет контроля передаваемых данных, Алгоритм работы устройства приведен на фиг.13 — 17.

Преимуществом разработанной системы является;

--повышение достоверности функционирования устройства на величину, пропорционую вероятности возникновения неисправности в узле приема, при работе в полудуплексном режиме, эа счет изменения конфигурации устройства. Это достигается путем использования приемника, при передаче данных, в качестве контрольного устройства. Он подключается к выходу узла передачи с целью его контроля в реальном масштабе времени; — повышение помехоустойчивости устройства, за счет введения программируемого цифрового компаратора длительности импульсов. Он обеспечивает селекцию импульсной помехи. длительность которой меньше, заданного программно. времени срабатывания компаратора; — сокращение времени поиска и локализации неисправности в устройстве, за счет проведения оперативного контроля передаваемой информации вполудукплекснон режиме; — повышение контролепригодности устройства, за счет сокращения времени локализации неисправности. Это достигается за иска и локализации неисправности в режиме передачи данных в дуплексном реФормула изобретения

1. Устройство для сопряжения двух

ЭВМ, соде мщее первый дешифратор, первый узел связи и первый коммутатор, причем информационные входы первой группы устройств для подлкючения первой ЭВМ подключены к информационным входам первого дешифратора, первый управляющий вход первой группы устройства для подключения к первой ЭВ.М подключен к первому управляющему входу первого коммутатара, информационный вход-выход первой группы устройства для подключения к информационной шине первой ЭВМ подключен к информационному входу-выходу первого узла связй, о т л и ч а ю щ е е с я

1798793

5

25

50 тем, что, с целью повышения достоверности передачи информации между ЭВМ, в него введены первый и второй узлы приема, первый и второй узлы передачи, первый и второй узлы синхронизации приема, первый и второй узлы синхронизации передачи, второй дешифратор, второй коммутатор и второй узел связи, причем с второго по пятый управляющие входы первой группы устройства для подключения к управляющей шине первой 3ВМ подключены соответственно к входу установки в начальное состояние первого узла передачи, к входу установки в начальное. состояние первого узла синхронизации передачи, к первому управляющему входу первого узла приема и к первому управляющему входу первого узла связи, первый, второй и третий информационные входы-выходы первой группы устройства для подключения к информационной шине подключены соответственно к второ.му управляющему входу узла приема, к первому входу режима первого узла синхронизации передачи и к второму управляющему входу первого коммутатора, с первый по четвертый выходы первого дешифратора подключены соответственно к второму управляющему входу первого узла связи, к третьему управляющему входу первого узла приема, к второму входу режимэ первого узла синхронизации передачи и . к третьему управляющему входу первого коммутатора, с первого по четвертый выходы которого подключены соответственно к первому и второму информационным входам первого узла приема, к первому и второму информационным входам второго коммутатора, с первого по четвертый информационные входы первого коммутатора подключены соответственно к первому и второму выходам второго коммутатора, к первому и второму выходам первого узла передачи, третий выход которого подключен к первому информационному входу первого узла связи, первый и второй выходы которого подключены соответственно к первому и второму информационным входам первого узла передачи, первый и второй выходы первого узла приема подключены соответственно к второму и третьему информационным входам первого узла передачи, первый и второй выходы первого узла приема подключены соответственно к второму и третьему информационным входам первого узла связи, третий выход которого подключен к третьему информационному входу первого узла приема, третий выход которого подключен к входу установки в начальное состояние первого узла синхронизации приема, первый выход которого подключен к первому входу синхронизации первого узла приема и к первому входу синхронизации первого узла передачи и к второму входу синхронизации первого узла связи, второй и третий выходы узла синхронизации передачи подключены соответственно к второму входу синхронизации первого узла приема к второму входу режима первого узла синхронизации приема, второй выход которого подключен к третьему входу синхронизации первого узла приема, информационные входы второй группы устройства подключены к информационным входам второго дешифратора, с первого по пятый управляющие входы второй группы устройства для подлкючения к управляющей шине второй ЭВМ подключены соответственно к первому управляющему входу второго узла связи, первому управляющему входу второго узла приема, к входу начальной установки второго узла синхронизации передачи, к входу начальной установки второго узла передачи и к первому управляющему входу второго коммутатора, с первого по третий информационные входы-выходы второй группы устройства для подключения к информационной шине второй ЭВМ подключены к первому, второму и третьему информационным входам-выходам второго узла связи, к второмууправляющему входу второго узла приема, к первому входу режима второго узла синхронизации передачи и к второму управляющему входу второго коммутатора, информационные входы-выходы с четвертого по К-й второй группы устройства для подключения к информационной шине второй

3ВМ подключены соответственно к информационным входам-выходам с четвертого по К-й (где К вЂ” разрядность данных второго узла связи), с первого по четвертый выходы второго дешифратора подключены соответственно к второму управляющему входу второго узла связи, к третьему управляющему входу второго узла приема, к второму входу режима второго узла синхронизации передачи и к третьему управляющему входу второго коммутатора, первый и второй выходы второго узла связи подключены соответственно к первому и второму информацион- . ным входам второго узла передачи, первый и второй выходы которого подключены соответственно к третьему и четвертому информационным входам второго коммутатора, третий и четвертый выходы которого подключены соответственно к первому и второму информационным входам второго узла приема, третий выход второго узла передачи подключен к первому информационному входу второго узла связи, третий выход ко17 торого подключен к третьему информационному входу второго узла приема, первый и второй выходы которого поключены соответственно к второму и третьему информационным входам второго узла связи, третий выход второго узла приема подключен к первому входу второго узла синхронизации приема, первый выход которого подключен к первым входам синхроинэации второго узла связи и второго узла приема, первый выход второго узла синхронизации передачи подключен к второму входу синхронизации второго узла связи и к входу синхронизации второго узла передачи, второй и третий выходы второго узла синхронизации передачи подключены соответственно к второму входу синхронизации второго узла приема и к второму входу режима второго узла синхронизации приема, второй выход которого подключен к третьему входу синхронизации второго узла приема.

2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что узел приема содержит блок синхронизации, компаратор длительности сигнала, приемник и детектор, причем первый, второй, третий информационные входы, первый, второй, третий входы синхронизации, первый, второй, третий управляющие входы узла приема подключены соответственно к первому информационному входу и второму информационному входу приемника, к входу сброса блока синхронизации, первому тактовому входу блока синхронизации, к входу синхронизации компаратора длительности сигнала, к второму тактовому входу блок