Адаптивный цифровой групповой приемник сигналов управления и взаимодействия с дельта - модуляцией

Адаптивный цифровой групповой приемник сигналов управления и взаимодействия с дельта - модуляцией

Иллюстрации

Показать все

Реферат

 

Использование: в адаптивных групповых приемниках сигналов управления и взаимодействия с дельта-модуляцией. Сущность изобретения: устройство содержит согласующий блок 1, первый и второй блоки 2,3 оперативной памяти, коммутатор адресов 4, блок 5 генераторов, первый, второй, третий регистры 6,7,8 сдвигов, блок 9 постоянной памяти дельта-потока, блок 10 постоянной памяти, умножитель 11 на синус, умножитель 12 на косинус, регистр 13 синусной составляющей, регистр 14 конусной состав - ляющей, счетчик 15 синусной составляющей , счетчик 16 косинусной составляющей, блок 17 вычисления, решающий блок 18, регистр 19 адаптивного кода, регистр 20 обратной связи, компаратор 21 кода порога, выходной регистр 22, логический блок 23, элемент ИЛИ 24. 1-2-3-6-9-11-13-15-17-18-19- 21-22-24, 1-4-3, 1-5-18, 7-8-9-12-14-16-17-18- 20-23, 1 ил.-

союз советских

СОЦИАЛИСТИЧЕСКИХ

РеспуБлик (5 )з Н 04 Q 1/457

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

УХА

Г/)

7ЯМ

00fdf

/00/4/ .700М

500/Ф

7ау7/ (21) 4808559/09 (22) 19.02.90 (46) 07.03.93. Бюл. М 9 (71) Самарский электротехнический институт связи (72) И,С.Брайнина и В,Н.Стрельников (56) Брученко А.В. и др. Цифровые обнаружители гармонических составляющих для сигналов с адаптивйой дельта-модуляцией. — Электросвязь, 1987, М 10, (54) АДАПТИВНЫЙ ЦИФРОВОЙ ГРУППОВРЙ ПРИЕМНИК СИГНАЛОВ УПРАВЛЕНИЯ . И ВЗАИМОДЕЙСТВИЯ С ДЕЛЬТА-МОДУЛЯЦИЕЙ (57) Использование: в адаптивных групповых приемниках сигналов управления и взаимодействия с дельта-модуляцией. Сущность .... Ы „, 1800658 А1 изобретения: устройство содержит согласующий блок 1, первый и второй блоки 2,3 оперативной памяти, коммутатор адресов 4, блок 5 генераторов, первый, второй, третий регистры 6,7,8 сдвигов, блок 9 постоянной памяти дельта-потока, блок 10 постоянной памяти, умножитель 11 на синус, умножитель 12 на косинус, регистр 13 синусной составляющей, регистр 14 конусной составляющей, счетчик 15 синусной составляющей, счетчик 16 косинусной составляющей, блок 17 вычисления, решающий блок 18, регистр 19 адаптивного кода, регистр 20 обратной связи, компаратор 21 кода порога, выходной регистр 22, логический блок 23, элемент ИЛ И 24, 1-2-3-6-9-1 1-13-1 5-17-18-1921-22-24, 1-4-3, 1-5-18, 7-8+12-14-16-17-1820-23, 1 ил, 1800658

30

Изобретение относится к технике электросвязи и предназначено, в частности, для приема сигналов управления и взаимодействия,передаваемых в составе группового

8-канального цифрового потока 256 кБит!с с адаптивной дельта-модуляцией. Указанные сигналы используются для управления коммутационным оборудованием цифровых электронных ЭАТС с адаптивной дельта-модуляцией.

Целью изобретения является повышение помехоустойчивости адаптивного цифрового группового приемника сигналов управления и взаимодействия с дельта-модуляцией, расширение динамического диапазона уровней приема и упрощение схемы.

На чертеже приведена функциональная схема предлагаемого приемника, Адаптивный цифровой групповой приемник содержит согласующий блок 1, первый блок 2 — оперативной памяти, второй блок 3 оперативной памяти, коммутатор 4 адресов, блок 5 генераторов, первый 6, второй 7 и третий 8 регистры сдвига, блок 9 постоянной памяти дельта-потока, блок 10 постоянной памяти, умножитель 11 на синус, умно>китель 12 на косинус, регистр 13 синусной составляющей, регистр 14 косинусной составляющей, счетчик 15 синусной составляющей, счетчик 16 косинусной составляющей, блок 17 вычисления, решающий блок 18, регистр 19 адаптивного кода, регистр 20 обратной связи, компаратор 21.: кода порога, выходной регистр 22, логический блок 23 и элемент ИЛИ 24.

Адаптивный цифровой групповой приемник сигналов управления и взаимодействия с дельта-модуляцией работает следующим образом.

Групповой цифровой поток 256 кБит!с поступает на входы данных D>-04 согласующего блока 1 четырехраэрядными кодовыми комбинациями в параллельном двоичном коде в течение времени s =-- — = 15,6 мкс, ф т

Каждая кодовая комбинация отображает четверку последовательных дельта-отсчетов по очередному каналу, с 1-ro по 8-й, Кроме информации D1-D4, на остальные девять входом согласующего блока 1 поступает сетка частот (меандры} 2048;

1024; 512; 256; 128; 64; 32; 16 и 8 кГц для тактовой и цикловой синхронизации приемника по задним фронтам импульсов.

В состав согласующего блока 1 входят, в частности, четыре буферных элемента с третьим состоянием выхода, для обслуживания шины данных D> — 04, обеспечивающие параллельную работу первого 2 и второго 3 блоков оперативной памяти при записи и считывании информации по одним и тем же входным и выходным шинам данных.

С первых четырех выходов согласующего блока 1 информация D1-D4 поочередно записывается (считывается) в первый 2 и второй 3 блоки оперативной памяти. С остальных выходов согласующего блока 1 сетка частот 2048-8 кГц поступает на блок 5 генераторов, в котором путем последовательного деления частоты Рц = 8 кГц формируются меандры с частотами 4; 2; 1; 0,5; 0,25;

0,125; 0,0625 и 0,013125 кГц, Нижняя частота Fq = 31,25 Гц определяет, полный цикл обработки(запись/считывание) отрезка сигнала Т о — = 16 мс в первом 2 и вто1

О .2FH ром 3 блоках оперативной памяти (ОЗУ}, Сетки входных и сформированных частот через коммутатор 4 адресов поступают на адресные входы первого 2 и второго 3 блоков оперативной памяти. Коммутатор 4 адресов обеспечивает нужную последовательность смены адресов обоих ОЗУ в режимах записи и считыаания.

В режиме записи и считывания в реальном масштабе времени в соответствующие адреса, например, первого блока 2 оперативной памяти заносится информация об очередной четверке дельта-отсчетов (D<-D4) по очередному каналу. Спустя время

Тц = = 125 мкс, цикл записи по данFö ному каналу повторяется в последующие адреса первого 2 блока оперативной памяти.

Всего за время обработки отрезка сигнала

To=16 мс по каждому из каналов записывается 128 четверок информации, или 512 дельта-отсчетов. В целом по 8-ми каналам в блок 2 оперативной памяти заносится N =-4096 двоичных единиц информации.

В это же время из второго блока 3 оперативной памяти происходит считывание ранее записанного туда отрезка сигнала To - 16 мс.

Считывание совершается ускоренно, с тактовой частотой f = 64 Рц = 512 кГц с тем, чтобы осуществить последовательную обработку сигнала по 8-ми частотам, каждого из 8-ми каналов.

Последовательность смены адресов при считывании информации иэ второго блока 3 оперативной памяти отличается от описанной выше при записи в первый блок 2 оперативной памяти. При считывании сначала смейяются адреса всех ранее записанных

128-ми четверок информации по первому каналу, на что затрачивается отрезок време1800658 ни ЛТ = = 2 0мкс, за это время про128

Т исходит обработка первой иэ 8-ми возможных частотных компонент сигнала 1-го канала, Затем в течение времени ЛТ вновь 5 считываются 128 четверок дельта-отсчетов по 1-му каналу и принимается решение о наличии (отсутствии) второй частотной компоненты сигнала, В целом по 1-му каналу 8 раз подряд из второго 3 блока оперативной 10 памяти считывается одна и та же информация, на что уходит отрезок времени

АТр =8 ЛТ =2мс, кконцукоторогопринимается решение о существовании той или иной частотной компоненты сигнала (либо 15 двух) из восьми возможных.

Затем аналогично обрабатываются 2-й, 3-й и т,д, каналы вплоть до 8-го, на что уходит полное время анализа То = 16 мс, За это, же время заканчивается запись в первый 20 блок 2 оперативной памяти нового отрезка информации То = 16 мс и цикл записи/считывания оказывается завершенным. После, этого блоки 2 и 3 оперативной памяти меняются местами, т,е. из блока 2 начинается 25 считывание прерыдущей информации, а в блок 3 запись очередного отрезка То = 16 мс текущей информации.

Коммутатор 4 адресов по своему управляющему входу обеспечивает поочередную 30 неперекрывающуюся во времени выборку из блоков 2 и 3 оперативной памяти, с обьединенных выходов которых информация при считывании заносится последовательно в первый 6, второй 7 и третий 8 регистры 35 сдвига, продвигаемые с частотой fT = 512 кГц. С их помощью формируется отрезок сигнала длительностью в 12 дельта-отсче1ов, содержащий три последовательных во времени четверки информации. В середине этого отрезка размещается очередная четверка дельта-отсчетов, подлежащая в данный момент обработке, по краям соответственно предшествующая и последующая (текущая) четверки. С выходов реги- 45 стров 6, 7 и 8 сдвига информация поступает на адресные входы блока 9 постоянной памяти дельта-потока, с помощью которого совершается коррекция исходного дельта-потока на входе приемника, 50

Из-за резкой асимметрии (на порядок и более) малого времени адаптации шага квантования реального дельта-кодера со слоговым компандированием при нарастании сигнала (хн = 1-2 мс) и медленного сни- 55 жения шага при спаде уровня (хс =. 16 мс) происходит рост установившегося значения шага квантования пропорционально пико. вому (а не эффективному) значению крутиэны сигнала, Это приводит к худшему отслеживанию огибающей двухчастотых сигналов набора номера, и как следствие, к подавлению на выходе дельта-кодера компоненты сигнала с лтеньшей крутизной в присутствии составляющей сигнала с большей крутизнол. Более крупный шаг квантования в установившемся режиме способствует лучшему качеству передачи речевых сигналов благодаря устранению перегрузок дельта-кодера и связанных с ними нелинейных искажений речи. В то же время завышенный шаг квантования заметно ухудшает условия приема двухчастотн ых сигналов набора номера. В дельта-потоке происходит прерывание "пачек" дельта-отсчетов одного знака одиночными дельтасимволами противоположного знака даже в области наибольшей крутизны сигнала при его переходах через нуль. В областях меньшей крутизны преобладает "режим молчания" (типа 101010), соответствующий нулевой корреляции сигнала с опорнымисинусными и косинусными дельта-последовательностями обрабатываемых частот, записанными в блоке 10 постоянной памяти. В результате в цифровом фильтре (коррелометре), построенном на блоках 10 — 17, . эа время анализа данной частоты накапливается (как показывает моделирование на

38M) примерно вдвое меньший код по сравнению с возмо>кным при оптимальном, в 2 раз меньшем шаге квантования. Соответственно вдвое снижается отношение сигнал/помеха и резко падает помехоустойчивость приема двухчастотных знаков набора номера, Необходима коррекция дельта-потока, поступающего на вход приемника многочастотного кода. Преобразование потока должно быть направлено на восстановление областей большой крутизны при переходе сигнала через нулевой уровень, т.е. удлинение "пачек" дельта-отсчетов одного знака и устранение прерывающих "пачки" одиночных символов противоположного знака, Такое преобразование, основанное на знании формы двухчастотного сигнала, эквивалентно относительному уменьшению шага квантования в информативных областях большой. крутизны сигнала и сохранению неизменного крупного шага в малоинформативных областях пониженной крутизны (плоские вершины заполнения, минимумы огибающей) двухчастотного сигнала . Конечной целью коррекции дельта-потока является повышение его взаимной корреляции с опорными синусными и косинусными функ-:. циямл, записанными в ПЗУ 10.

Коррекция формы дельта-потока осуществляется в блоке 9 постоянной памяти

1800658

50

55 дельта-потока, на адресные входы которого поступает отрезок сигнала длительностью в 12 дельта-символов. Если в составе четверки дельта-отсчетов, подлежащей в данный момент обработке и расположенной в середине группы из 12-ти символов, имеются по два символа разных знаков в любом сочетании, либо все четыре символа имеют одинаковые знаки, они транслируются на выход блока 9 постоянной памяти дельта-потока без изменения. Если же в составе обрабатываемой четверки дельта-отсчетов имеются три символа одного знака и один противоположного, то он может быть устранен на выходе блока 9 постоянной памяти дельта-потока путем замены на обратный, Такая замена производится при условии, если вокруг этого символа в исходном дельта-потоке имеется не менее, чем по два (или три) символа обратного знака. Если это условие не выполняется, обрабатываемая четверка дельта-отсчетов транслируется без изменения на выход блока 9, с которого снимается откорректированный дельта-поток на входы умножителя 11 на синус и умно>кителя 12 на косинус. После продвижения с тактовой частотой f> = 512 кГц первого 6, второго 7 и третьего 8 регистров сдвига, на адресах блока 9 постоянной памяти устанавливается со сдвигом на четыре отсчета новый отрезок дельта-потоKB.

Помимо увеличениякорреляциис опорными синусными и косинусными функциями, дополнительным эффектом коррекции исходного дельта-потока является уменьшение частотной зависимости порогов приема.

Указан ное преобразование способствует подьему сигналов нижних частот на выходе цифрового коррелометра ипочти не затрагивает сигналы высоких частот (F = 1,7; 1,5; 1.3 кГц), для которых отношение 1кв/Fc сравнительно невелико и "пачки" одноименных символов в областях перехода сигнала через нуль получаются короткими, Для сигналов низких частот набора номера кодом "2 из 6" (Fñ = 0,7; 0,9; 1,1 кГц), а также одночастотных сигналов типа "АОН" (Fc =- 0,5 кГц), "Ответ станции" (Fc = 0,425 кГц) "Контроль сети" (F< = 0,7 кГц) "пачки" дельта-символов одного знака после коррекции на выходе блока 9 получаются длинными и эффект на выходе цифрового коррелометра заметно растет (вдвое и более). Ослабление частотной зависимости порогов приема благодаря подъему уровня нижних частот способствует увеличению отношения сигнал/помеха и росту помехоустойчивости приема сигнала нижних частот на фоне сигнала высших частот, 5

С выхода блока 9 постоянной памяти дельта-потока четверка информации в тече1 ние времени т =-- — = 2 мкс умножается

1 т одновременно на записанную в блоке 10 постоянной памяти по данному адресу чет верку синусов и четверку косинусов данной частоты, поскольку начальная фаза сигнала неизвестна.

В умножителе 11 на синус и умно>кителе ..

12 на косинус на элементах ИСКЛ!ОЧАЮЩЕЕ ИЛИ происходит одновременное перемножение знаков дельта-отсчетов со знаками четверок прямоугольных синусов и четверок прямоугольных косинусов, квантованных с частотой 1кв = 32 кГц.

Результаты перемножения заносятся в параллельно-последовательный регистр 13 синусной составляющей и регистр 14 косинусной составляющей. Регистры преобразуют параллельные потоки четверок информации с fT = 512 кГц в последовательные одноразрядные дельта-потоки единиц и

f нулей fT = 2048 кГц. Число единиц в синусной и косинусной последовательностях подсчитываются соответственно счетчиком 15 синусной составляющей и счетчиком 16 косинусной составляющей, По шесть старших разрядов с выходов счетчиков 15 и 16 подаются на одноименные адресные входы блока 17 вычисления на основе ПЗУ, запрограммированного ля выполнения операции вида Z = Х + Х, где Х и Y— соответственно двоичные коды синусной и косинусной компонент сигнала на выходах счетчиков 15 и 16, являющихся цифровыми интеграторами в составе синусного и косинусного знаковых коррелометров.

На управляющий (13-й адресный) вход

ПЗУ блока 17 вычисления поступает с выхода блока 5 генераторов последовательность типа "меандр" f = 4 кГц, задающая интервалы Л Т обработки данной частоты — первая половина времени ЛТ/2 = 125 мкс и вторая половина времени AT/2 = 125 мкс. При этом

"вес" каждого разряда кода на адресных входах блока 17 вычисления во втору1о половину времени увеличивается вдвое по сравнению с "весом" разряда в первую половину времени обработки, Зто необходимо с целью сокращения разрядности кодов счетчиков 15 и 16 во вторую половину времени обработки, поскольку их сброса в момент окончания первой половины времени обработки не происходит.

На выходах блока 17 вычисления возникает пятиразрядный код Z = Х + Y c

1800658

"весами" 8(16), 16(32), 32(64), 64(128) и

128(256) соответственно в первую и вторую .половину времени обработки. Выходы блока 17 вычисления, являющиеся кодовыми выходами цифрового коррелометра, подаются на первые пять адресных входов решающего блока 18 на основе ПЗУ, предназначенного для формирования начальных и адаптивных порогов приема сигнала. На три последующих входа 1-2-4 решающего блока (18) подаются с целью выработки частотнозависимых порогов приема импульсные последовательно смены частот — "меандры" с периодами 0,5; 1 и 2 мс с выходов блока 5 генераторов. Эти последовательности задают нужный порядок обработки частот очередного канала: 1700, 1500,1300,1100,900,700,500 и 425 Гц. На оставшиеся пять адресных входов решающего блока 18 поступает по цепям обратной связи с выходов регистра 20 обратной связи информация о результатах обработки предшествующих частот сигнала в данном канале, Благодаря последовательной поочередной обработке всех восьми частот в данном канале, в приемнике имеются дополнительH ié резерв повышения помехоустойчивости; есть возможность путем ротационного выбора последовательности обработки час . тот испольэовать информацию о ранее принятых частотах для оптимального подбора порогов приема последующих частотных составляющих сигнала. Поскольку дельта-кодер способствует подъему высоких частот иэ-за дифференцирования сигнала, пороги приема и отношение сигнал/помеха на высших частотах набора номера получаются максимальными. В присутствии низкочастотной составляющей высокочастотная кОмпонента сигнала легко различается, а обратное утверждение неверно. Поэтому целесообразно проводить последовательную обработку сигнала в канале, начиная с высшей частоты F< = 1700 Гц и постепенно понижая до низшей возможной частоты Fa-=-425 Гц, Результаты обработки Р =1700Гц (прием — 1, неприем — О) запоминаются в регистре 20 обратной связи и используются для выбора порога приема F2 = 1500 Гц.

Если составляющая F< принята, то для Fz устанавливается на фоне F> несколько занижвнный порог приема, в противном случае порог приема компоненты Fz повышается, т.к. ожидается ее прием совместно с компонентой из ряда Рэ — Fs 1300 — 700 Гц. Прием частоты Рэ происходит с использованием результатов обработки компонент сигнала

Р1, Fz, Это позволяет выбрать один из четырех вариантов порогов приема в зависимо5

Ф

50 сти от наличия (отсутствия) составляющих

F>, F2 порознь, при обеих вместе, Прием частоты F4 может быть даже запрещен, при наличии всех трех предшествующих составляющих (прием 3-й компоненты двухчастотного сигнала не запрещается с целью обнаружения неисправности генерального оборудования кода "2 из 6" на передающей стороне аппаратуры набора номера). Обработка сигнала Fe = 700 Гц происходит при полностью известной ситуации о приеме одной иэ пяти (либо ни одной) предшествующей составляющих. Одночастотному приему Рв соответствует самый высокий по рог из-за хорошей адаптации дельта-кодера к синусоидальному сигналу. В оставшихся вариантах двухчастотного приема Ре совместно с компонентой из ряда F1-Fg порог снижается, причем на фоне Г1-Fэ — в большей степени, а на фоне F< — Fg — в меньшей (но не менее чем в два разя по сравнению с одночастотным приемом Fg), Наконец, прием Ет = 500 Гц и Еа = 425 Гц происходит при полностью известной предшествующей ситуации и разрешается только при отсутствии составляющих кода "2 иэ

6" F1 Fg. Наличие хотя бы одной иэ них вызывает запрет приема Рт и Рв, чем достигается защита от приема в фильтре F7 = 500

Гц по 3-й гармонике, если фактически передавался сигнал Fz = 1500 Гц, То же самое можно сказать о защите от приема Fg =

425 + 25 Гц по 3-й гармонике при наличии сигнала Рэ = 1300 Гц.

Изложенный адаптивный по частоте выбор <ачальных порогов приема осуществляется в решающем блоке 18 с помощью информации, зафиксированной в регистре

20 обратной связи. В зависимости от величины кода Z = Х + У на первых пяти адресных входах решающего блока 18, номера обрабатываемой частоты ма его следующих трех входах и информации в регистре

20 обратной связи на последних пяти входах, на первых пяти выходах решающего блока 18 в середине интервала ЬТ/2 = 125 мкс формируется адаптивный пороговый код, который запоминается в регистре 19 адаптивного кода до конца интервала

ЛТ обработки данной частоты. Если код на первых пяти входах решающего блока 18 ниже некоторого минимального для данной частоты начального порога п, на первых

55 пяти выходах решающего блока 18 и в регистре 19 адаптивного кода запоминается максимальный пятизначный двоичный код

11111, запрещающий прием этой частоты в конце интервала обработки Л T. Если же код Z = п1 на входах решающего блока 18 Ъ-, 1800658 выше no) на выходах решающего блока 18 вырабатывается и в регистре 19 адаптивного кода запоминается в середине интервала анализа ЛТ/2 пропорциональный адаптивный код na = К n1(K = 1,2-1,6), предсказывающий уровень текущего кода сигнала п2 в конце второй половины интервала анализа Л Т. Оба кода (na и п2) в этот момент сравниваются между собой в компараторе 21 кода порога, на выходе которого (больше или равхо) возникает высокий уровень логической единицы, если п2 n>. В противном случае, при n2 < n>, на выходе компаратора 21 кода порога появляется логический ноль, свидетельствующий о неприеме составляющей сигнала данной частоты либо из-за недостижения частотнозависимого минимального начального порога по в первой половине интервала обработки, либо из-за недостижения адаптивного порога к концу интервала обработки сигнала данной частоты в очередном канале.

Подобное построение решающего блока 18 в сочетании с регистром 19 адаптивного кода позволяет прослеживать динамику нарастания кода в цифровом коррелометре

rio двум моментам времени — в середине и конце интервала обработки, и благодаря этому обеспечивать защиту от приема ложных двухчастотных "пар" сигнала на случайных интервалах смены "знаков" в режиме

"безынтервального пакета", когда "посылки" набора номера следуют друг за другом без перерыва.

Выход компаратора 21 кода порога поступает одновременно на информационные входы регистра 20 обратной связи и выходного регистра 22, продвигаемых тактовой частоты f = 1/ЛT = 4 кГц с тактового выхода блока 5 генераторов. К концу времени анализа данного канала Т, =8 ЛТ =2 мс, в выходном регистре 22 завершается накопление информации по всем восьми возмож, HblM частотным составляющим сигнала. Эта информация выводится на выход приемника по первым семи шинам данных, причем информация о частотах 500 и 425 Гц объединяется в элементе 24 ИЛИ и выводится на первую шину данных, По восьмой шине данных на выход приемника поступает информация о наличии двух или более принятых частотных составляющих сигнала данного канала в коде набора номера "2 из 6", при этом по 8-й шине передается высокий уровень логический единицы, В противном случае прием одночастотного сигнала или неприем ни одной из частот, на 8-й шине появляется низкий уровень логического нуля.

15

40 поступает "меандр" частотой F =- 500 Гц

Для формирования этой информации используются два из трех свободных разрядов выходного слова РПЗУ в составе решающего блока 18, поступающие на логический блок 23 в сочетании с информацией об одночастотном. сигнале Ев = 700 Гц с второй выходной шины приемника. Первый из свободных разрядов выходного слова решающего блока 18, поступающий на первый вход логического блока 23, содержит информацию о приеме одной или более частотных составляющих сигнала. На второй вход логического блока 23 поступает информация о приеме двух или более частотных составляющих из первых пяти возможных (кроме Рв = 700 Гц, Рт = 500 Гц и Fa

= 425 Гц). Логический блок 23 содержит последовательно соединенные элемент И вЂ” HE по единицам bio первому и третьему входам, выход которого подан на один из входов элемента ИЛИ-НЕ по нулям, на его второй, вход поступает второй свободный разряд выходного слова решающего блока 18.

Восьмой выход решающего блока 18 содержит информацию о том, что закончился анализ первых пяти частотных составляющих сигйала из 8-ми возможных — 1700 — 900

Гц. В момент начала обработки Fs =,700 Гц на вход "останова" регистра 20 обратной связи поступает с восьмого выхода решающего блока 18 низкий уровень логического нуля, препятствующий дальнейшему продвижению информации в регистре 20 обратной связи, Это позволяет зафиксировать в нем результаты обработки пяти предшествующих частотных составляющих и осуществлять прием трех оставшихся с учетом ранее накопленной информации.

По девятой выходной шине приемника смены номеров обрабатываемых каналов, а по десятой выходной шине — " меандр" цикловой частоты Рц+ 62,5 Гц с соответствующих выходов блока 5 генераторов для тактовой и цикловой синхронизации устройства сопряжения приемника со специализированной микро-ЭВМ (на фиг, не показана).

Информация на первых восьми выходных шинах приемника по очередному каналу появляется в момент прохождения заднего фронта импульса Рт и удерживается в течение времени обработки первой часТоТНоА компоненты последующего канала

ЛТ = 250 мкс. Затем в течение оставшегося времени Т = 1 F > — ЛТ = 1,75 мс, пока не закончится обработка последующего канала, информация по первым восьми шинам не выдается, 1800658

10

25

45

55

Предлагаемый адаптивный цифровой групповой приемник сигналов управления и взаимодействия с дельта-модуляцией выполнен на цифровых интегральных микросхемах TTflLU и КМОП-структуры, Он содержит 41 корпус микросхем серий К1533 (К555), К561, К537 и К573. Потребление тока от источника питания Еп =+5В+5 не превышает 1=400 мА.

Формула изобретения

Адаптивный цифровой групповой приеМник сигналов управления и взаимодействия с дельта-модуляцией, содержащий первый блок оперативной памяти, последовательно соединенные коммутатор адресов и блок генераторов, блок постоянной памяти, выходы которого подключены к адресным выходам блока генераторов, выходы блока постоянной памяти подключены к первым входам умножителя на синус и умножителя на косинус, а также содержащее счвтчик синусной составляющей, счетчик косинусной составляющей и компаратор кода порога, отличающийся тем, что, с целью повышения помехоустойчивости, расширения динамического диапазона и упрощения устройства, введены согласующий блок, второй блок оперативной памяти, первый, второй и третий регистры сдвига, блок постоянной памяти дельта-потока, регистр синусной составляющей, регистр косинусной составляющей, блок вычисления, решающий блок, регистр адаптивного кода, регистр обратной связи, выходной регистр, логический блок и элемент ИЛИ, при этом первые четыре выхода данных согласующего блока подключены к соответствующим попарно обьединенным входам данных первого регистра сдвига и первого и второго блоков оперативной памяти, пятый выход согласующего блока соединен с объединенными тактовыми входами первого, второго и третьего регистров сдвига, регистра синусной составляющей, регистра косинусной составляющей и первым входом блока генераторов, входы с второго по девятый которого подключены к соответствующим выходам согласующего блока, при этом восьмой вход блока генераторов объединен с входом записи-считывания первого блока оперативной памяти, девятый вход блока генераторов соединен с объединенными входами записи-считывания второго блока оперативной памяти и управляющим входом коммутатора адресов, выходы которого подключены к объединенным адресным входам первого и второго блоков оперативной памяти, выходы первого регистра сдвига подключены к информационным входам второго регистра сдвига и к первым входам блока постоянной памяти дельта-потока, вторые входы которого объединены с информационными входами третьего регистра сдвига и подключены к выходам второго регистра Сдвига, выходы третьего регистра сдвига подключены к третьим входам блока постоянной памяти дельта-потока, выходы которого подключены к объединенным первым входам умножителя на синус и умножителя на косинус, выходы каждого из которых соединены с соответствующими входами регистра синусной составляющей и регистра косинусной составляющей, выходы которых подключены к счетным входам соответствующих счетчика синусной составляющей и счетчика косинусной состэвляющей, входы сброса которых объединены с тактовыми входами регистра адаптивного кода, регистра обратной связи, выходного регистра и подключены к выходу блока генераторов, выходы счетчика синусной составляющей и счетчика косинусной составляющей подключены к соответствую30 щим адресным входам блока вычисления, управляющий вход которого подключен к управляющему выходу блока генераторов, кодовые выходы которого подключены к одноименным входам решающего блока, первые адресные входы которого объединены с вторыми входами компаратора кода порога и соеденены с одноименными выходами блокэ вычисления, вторые адресные входы решающего блока подключены к

40 информационным выходам регистра обратной связи, вход останова которого соединен с управляющим выходом решающего блока, первые выходы которого подключены к информационным входам регистра адаптивного кода, выходы которого подключены к первым входам компаратора кода порога, выход которого соединен с объединенными входами данных регистра обратной связи и выходного регистра, первые два выхода которого подключены к входам элемента ИЛИ, третий выход выходного регистра подключен к третьему входу логического блока, первый и второй входы которого соединены с шестым и седьмым выходами решающего блока.