Способ преобразования периодического электрического сигнала в код и устройство для его осуществления

Способ преобразования периодического электрического сигнала в код и устройство для его осуществления

Реферат

 

Изобретение относится к электроизмерительной технике. Область преимущественного применения - цифровые фазочувствительные вольтметры, используемые при поисках рудных месторождений, залегающих на глубинах до 1,5-2 км. Цель изобретения - повышение помехоустойчивых преобразователей. Для этой цели по способу преобразования периодического электрического сигнала в код, заключающемуся в периодической выборке сигнала и запоминании конечного числа выборок, по определенным выборкам определяют и сравнивают среднее значение и медиану, при этом для медианы меньшей среднего исключают максимальную из выборок, а для медианы, превосходящей среднее, - минимальную из выборок, и вновь определяют медиану и среднее значение и осуществляют их сравнение, причем сравнение и исключение максимальной или минимальной из оставшихся выборок повторяют до тех пор, пока медиана и среднее значение не совпадут с заданной точностью или их разность не изменит свой знак, или не будет исключено заданное число выборок. В устройство для осуществления способа, содержащее первый, второй и третий коммутаторы, блок кодирования, блок ранжирования, блок выделения медианы, накапливающий сумматор, первый и второй элементы И и блок управления, введены регистр памяти, блок элементов ИЛИ, блок инверторов, блок вычитания, сумматор, суммирующий и вычитающий счетчики, первый и второй дешифраторы, первый и второй элементы ИЛИ-НЕ и блок деления. 2 с. и 2 з.п.ф-лы, 2 ил.

Изобретение относится к электроизмерительной технике и может найти применение при разработке аппаратуры для электрических, акустических и т.д. исследований. Область преимущественного использования изобретения цифровые фазочувствительные вольтметры, применяемые при поисках рудных месторождений, залегающих на глубинах 1,5-2 км. Цель изобретения повышение помехоустойчивости преобразований периодического сигнала при заранее неизвестном законе распределения импульсных помех, особенно при наиболее неблагоприятном для известных способов и устройств распределений импульсных помех антисимметричным с ненулевым математическим ожиданием. На фиг. 1 представлена структурная схема устройства для осуществления способа; на фиг. 2 изображены эпюры, поясняющие принцип работы устройства. По способу при измерении периодического входного сигнала U_x(t) осуществляют выборки U_i, каждая из которых представляет, например, интеграл от модуля за каждый период входного сигнала, где i номер выборки. Процесс получения выборок и запоминания выборок продолжают до тех пор, пока не будет получено заданное число выборок n. По полученным выборкам путем накопления определяют их среднее арифметическое значение (среднее значение) U_i и медиану U. Полученная медиана U и среднее значение U сравнивают с заданной степенью точности , для чего проверяют нестрогое равенство U- Если неравенство не выполняется, т.е. сравнения с заданной точностью не происходит, то проверяют неравенство U < или, что все равно, анализируют знак = U-. Если неравенство U< выполняется (< 0), то исключают максимальную из запомненных выборок U_i. Если неравенство U< не выполняется (> 0), то исключают минимальную из запомненных выборок. Знак разности запоминают или, что все равно, запоминают, какую их выборок исключают, минимальную или максимальную, т.е. была медиана больше или меньше среднего арифметического. По оставшимся n-1 выборкам повторно определяют медиану и среднее арифметическое. Осуществляют их сравнение с той же заданной степенью точности . Если сравнение с заданной точностью не происходит, а разность новой медианы и нового среднего арифметического не изменяет свой знак по сравнению с этой разностью на предыдущем шаге (т. е. если новая медиана по-прежнему больше или по-прежнему меньше среднего арифметического), из оставшихся выборок опять исключают максимальную выборку, если медиана меньше среднего арифметического, или минимальную выборку, если медиана больше среднего арифметического. И так процесс исключения выборок продолжается до тех пор, пока очередные медиана и среднее арифметическое не совпадут с заданной степенью точности или пока их разность на очередном шаге не изменит свой знак, т.е. пока соотношение между медианой и средним арифметическим не изменится с большего на меньшее или наоборот. Исключение выборок также прекращается, если отбраковано определенное число выборок, например, 2n/3 выборок. За окончательную оценку сигнала принимается последняя полученная медиана или последнее среднее арифметическое. Необходимо отметить, что определение медианы и исключение максимальной или минимальной выборки значительно упрощаются, если выборки U_i ранжировать в процессе их получения или после их запоминания в памяти. В частности, исключение минимальной или максимальной выборки сводится к исключению очередной выборки с того иди другого конца ряда, а получение очередной медианы сводится к определению центральной выборки из ряда, если число остающихся выборок нечетное, или полусуммы центральных выборок, если их число четное. Необходимо также отметить, что в процессе определения очередных средних арифметических можно не получить каждый раз суммы всех остающихся выборок, а вместо этого из предыдущей суммы достаточно вычесть исключаемую выборку. Величина порога сравнения определяет, сколько при прочих равных условиях отброшено выборок. Если взять большую, то часть выборок, искаженных импульсной помехой, не отброшена, если взять слишком маленькую, то начинают отбрасываться и не искаженные выборки. Экспериментально установлено, что, если задать в виде , где U текущее значение медианы, а n количество первоначально накопленных выборок, то отбраковывается около 90% пораженных импульсной помехой выборок при условии, что в первоначально полученных выборках процент пораженных не превышает 50-70% Устройство для осуществления способа содержит блок 1 кодирования, коммутатор 2, накапливающий сумматор 3, блок 4 деления, блок 5 элементов ИЛИ, блок 6 ранжирования, второй коммутатор 7, блок 8 инверторов, блок 9 вычитания, блок 10 сравнения, сумматор 11, блок 12 выделения медианы, третий коммутатор 13, первый 14 и второй 15 элементы И, суммирующий 16 и вычитающий 17 счетчики, первый 18 и второй 19 дешифраторы, первый 20 и второй 21 элементы ИЛИ-НЕ, блок 22 управления, состоящий из элемента И 23, счетчика 24 времени, инвертора 25, задающих генераторов 26, 27, элемента 28 задержки, элемента И 29, элемента ИЛИ 30, элемента 31 задержки, первого 32, третьего 33, второго 34, пятого 35, четвертого 36 выходов и входа 37 "Остановка", регистр 38 памяти. Устройство работает следующим образом. В начальный момент времени t₁ (эпюры а-м, фиг. 2) положительным перепадом выходного напряжения счетчика 24 времени осуществляется установка в исходное состояние блока 6 ранжирования, накапливающего сумматора 3, суммирующего 16 и вычитающего 17 счетчиков. В результате блок 6 ранжирования и накапливающий сумматор 3 обнуляются, в суммирующем счетчике 16 устанавливается нулевой код, а в вычитающем счетчике 17 код N_E n, где N_E емкость счетчика; n целое число. При сигнале логической "1" (эпюра в фиг. 2) выходные импульсы с периодом следования Т первого задающего генератора 26 (эпюра а, фиг. 2) через элемент И 23 (эпюра е, фиг. 2) поступают на вход блока 1 кодирования. В блоке 1 кодирования периодически с периодом Т входной сигнал U_x(t) преобразуется в пропорциональные отклонения частоты с дальнейшим преобразованием этих отклонений в цифровой код (кодовое слово) N_i путем нахождения интеграла модуля отклонений частоты на период Т входного сигнала. Коэффициент преобразования блока 1 кодирования выбирается так, что цифровой код N_iчисленно равен выборке U_x, представляющей собой интеграл модуля входного напряжения за период. Кодовые слова N_i для наглядности изображены на эпюре д, фиг. 2, в виде прямоугольных импульсов. Синхронизация (запуск) работы блока 1 кодирования осуществляется положительными перепадами прямоугольных импульсов с периодом Т (эпюра е, фиг. 2) с выхода элемента И 23 блока 22 управления. Количество импульсов, поступающих с первого 32 выхода блока 22 управления, определяется длительностью импульса t nT (эпюра в, фиг. 2), вырабатываемого счетчиком 24 времени. За интервал времени t nT с момента времени t₁ до момента времени t₂ с выхода блока 1 кодирования снимается n кодовых слов. Эти выходные коды блока 1 поступают через первый вход первого коммутатора 2 кодов на информационный вход накапливающего сумматора 3 и на вход блока 6 ранжирования. В накапливающем сумматоре 3 происходит суммирование кодовых слов N_i и по истечении интервала времени t nT в накапливающем сумматоре будет написан код N_E1 N_i. Разрешение на суммирование i-кодового слова в накапливающем сумматоре 3 задается отрицательными перепадами импульсов, поступающих на вход управления сумматора 3 с элемента И 23 (эпюра е, фиг. 2) через элемент ИЛИ 30 (эпюра к, фиг. 2). В блок 6 ранжирования за интервал времени t записывается n кодовых слов и располагаются в нем в порядке возрастания их величин. По окончании интервала времени t nT на выходе счетчика 24 времени в течение интервала времени t₁ kT (эпюра в, фиг. 2) формируется низкий (нулевой) сигнал, где k целое число, а k < n. Положительным перепадом выходного напряжения инвертора 25 в первом элементе 28 задержки формируется отрицательный импульс (эпюра з, фиг. 2), который блокирует прохождение импульса второго задающего генератора 27, совпадающего по времени с моментом положительного периода выходного напряжения инвертора 25 (эпюра г, фиг. 2) через дополнительный элемент И 29. Второй элемент задержки формирует последовательность импульсов (эпюре л, фиг. 2), задержанных относительно выходных импульсов (эпюра и, фиг. 2), формируемых дополнительным элементом И 29. В результате операции логического сложения, выполняемого элементом ИЛИ 30, формируется сигнал, изображенный на эпюре к (фиг. 2). Задними фронтами импульсов (эпюра к, фиг. 2) в регистре 38 памяти записывается код вычитающего счетчика 17. Положительным перепадом первого импульса (эпюра и, фиг. 2) дополнительного элемента И 29 в сумматоре 11 образуется сумма, а в блоке 9 вычитания разность содержимых счетчиков 16 и 17. Так как в счетчиках 16 и 17 были 0 и n, то первым импульсом будут записаны в сумматоре 11 и блоке 9 вычитания коды N_E n. Выходной код сумматора 11 поступает на вход управления блока 12 выделения медианы. С выхода блока 12 выделения медианы снимается срединный (медианный) отсчет N_m1 под номером n/2, определяемый как полусумма двух срединных кодовых слов при четном числе ряда, находящихся в блоке 6 ранжирования, и срединного отсчета при нечетном числе ряда. Выходной код медианного значения поступает на один из входов блока 10 сравнения. Выходные коды накапливающего сумматора 3N_E1 и блока 9 вычитания n поступают на информационные входы блока 4 деления. В блоке 4 деления задним фронтом первого импульса (эпюра и, фиг. 2), поступающего на выходы управления, осуществляется деление содержимого накапливающего сумматора 3 на содержимое блока 9 вычитания, т.е. определяется среднее арифметическое . Так, после поступления первого импульса (эпюра и, фиг. 2) определяется первое среднее арифметическое = N_i Выходные коды блоков 4 и 12 среднего арифметического и медианы N_m+1поступают на входы блока 10 сравнения. При сравнении N_m1 и в блоке 10 возможны три случая: -N_m1> ; N_m1-> и U_m1- где - заданный порог сравнения. Если выполняется нестрогое неравенство N_m1- то на первых двух выходах блока 10 сравнения будут низкие потенциалы, а на третьем выходе возникает высокий потенциал, который через второй элемент ИЛИ-НЕ 21 запрещает дальнейшее прохождение импульсов через дополнительный элемент И 29 и разрешает выдачу кода N_m1через блок 5 элементов ИЛИ на выход устройства. В этом случае N_m1принимается за истинную измеряемую величину. При выполнении неравенства N_m1 > на первом и третьем выходах блока 10, будут низкие потенциалы, а на втором выходе сигнал логической "1", который разрешает прохождение первого импульса с второго элемента 31 задержки (эпюра л, фиг. 2) через второй элемент И. Выходной импульс элемента И 15 поступает на вход вычитающего счетчика, уменьшая его содержание на единицу. В регистр 38 положительным перепадом напряжения (эпюра и, фиг. 2) в это время записывается код n предыдущего состояния счетчика 17. Этот код n и код с выхода суммирующего счетчика 16 поступают на информационные входы третьего коммутатора 13 кодов, на вход управления которого подается управляющий потенциал с первого дешифратора 18. На входе управления коммутатора 13 будет сигнал логической "1" только при нулевом коде в суммирующем счетчике. При единичном управляющем сигнале с выхода коммутатора 13 кодов снимается код n, записанный в регистре 38 памяти. Этот код является адресом максимального кода N_n в блоке ранжирования. Максимальный код N_n через второй коммутатор 7 кодов, блок 8 инверторов и первый коммуматор 2 кодов поступает на вход накапливающего сумматора 3. Задним фронтом первого импульса в интервале времени t₁ (эпюра к, фиг. 2) разрешается вычитание N_n из N ₁. В результате в накапливающем сумматоре 3 записано N ₂= N_i Положительным перепадом второго импульса (эпюра и, фиг. 2), поступающего на входы управления с дополнительного элемента И 29, в сумматоре 11 снова образуется сумма, а в блоке 9 вычитания разность содержимых счетчиков 16 и 17. Так как в счетчиках 16 и 17 были 0 и n-1, то в сумматоре 11 и блоке 9 вычитания будет записано N_E-1 n-1. Выходной код сумматора 11 поступает на вход управления блока 12 выделения медианы и выбирается следующая медиана N_m2 из n-1 членов ряда отсчетов. Выходные коды накапливающего сумматора 3N ₂ и блока 9 вычитания n-1 поступают на информационные входы блока 4 деления. В блоке 4 деления задним фронтом второго импульса (эпюра и, фиг. 2), поступающего на входы управления, осуществляется деление содержимого сумматора 3N ₂ на содержимое блока 9 вычитания n-1, т.е. определяется среднее арифметическое. = N_i Выходные коды блоков 4 и 12 среднего арифметического и медианы N_m2 поступают на входы блока 10 сравнения. При сравнении N_m2 и в блоке 10 возможны три случая: -N_m2 > , N_m2- > и N_m2- Если выполняется нестрогое неравенство N_m2- , то на первых двух выходах блока 10 сравнения будут низкие потенциалы, а на третьем выходе возникает высокий потенциал, который через второй элемент ИЛИ-НЕ 21 запрещает дальнейшее прохождение импульсов через дополнительный элемент И 29 и разрешает выдачу кода N_m2 через блок 5 элементов ИЛИ на выходе предлагаемого устройства. В этом случае N_m2 принимается на истинную измеряемую величину напряжения. При выполнении неравенства N₂-N_m2 > на первом и третьем выходах блока 10 будут низкие потенциалы, а на втором выходе потенциал логической "1", который разрешает прохождение через второй элемент И 15 второго импульса. Выходной импульс элемента И 15 уменьшает содержимое вычитающего счетчика 17 на единицу. В регистр 38 памяти в это время записан код предыдущего состояния счетчика 17; n-1. Выходные коды регистра 38 и суммирующего счетчика 16 поступает на информационные входы третьего коммутатора 13 кодов, на вход управления подается сигнал логической "1" с первого выхода первого дешифратора 18. Код регистра 38 памяти через третий коммутатор 13 кодов поступает на вход управления второго коммутатора 7 кодов. Кодовое слово N_n-1 из блока ранжирования поступает через второй коммутатор 7 кодов, блок 8 инверторов и первый коммутатор 2 кодов на вход накапливающего сумматора 3. Задним фронтом второго импульса в интервале времени t₁(эпюра к, фиг. 2) разрешается вычитание N_n-1 из суммы N ₂ В результате в накапливающем сумматоре 3 будет записана сумма N ₃N_i. Далее вновь определяется среднее арифметическое и медиана N_m3 и осуществляется их сравнение до тех пор, пока абсолютная разность между текущими средним арифметическим и медианой N_mp не будет меньше заданного порога сравнения , либо их разность меняет знак, где Р целое число, P 2 Т₁ период следования выходных импульсов второго задающего генератора 27. При смене знака разности N_mp на вход суммирующего счетчика 16 с первого элемента И 14 поступает импульс и изменяет его состояние, т.е. в младшем разряде суммирующего счетчика 16 появляется сигнал логической "1". На первом выходе первого дешифратора 18 появляется сигнал логического "0" и подается на первый вход первого элемента ИЛИ-НЕ 20, на второй вход которого также поступает сигнал логического "0" с первого выхода второго дешифратора 19, так как вычитающий счетчик 17 в это время находится не в исходном состоянии. В результате логического сложения, выполняемого первым элементом ИЛИ-НЕ 20, на его выходе будет сигнал логической "1", который запрещает прохождение импульсов через дополнительный элемент И 29 и разрешает выдачу кода N_mp на выход устройства через блок 5 элементов ИЛИ. При выполнении, начиная с первого шага, неравенств N_m1- > , N_m2- > . N_mp- >, предлагаемое устройство работает аналогично, только в исходном состоянии n остается вычитающий счетчик 17, а содержимое суммирующего счетчика 16 увеличивается с каждым шагом сравнения текущих среднего арифметического и медианы, принимая значения 0,1, F-1. При этом, так как суммирующий счетчик 16 будет не в исходном состоянии, на выходе первого дешифратора 18 будет сигнал логического "0", и через третий коммутатор 13 кодов на управляющий вход второго коммутатора 7 кодов передаются коды суммирующего счетчика 16 (после их увеличения на единицу), а не регистра 38 памяти, что обеспечивает последовательное исключение из медианы и среднего арифметического ранжированных выборок не с максимальными, а с минимальными номерами 1,2,Р. При сравнении текущих среднего арифметического и медианы может наступить момент, когда число шагов р2n/3, в этом случае на вторых выходах либо первого 18, либо второго 19 дешифраторов появляется сигнал логической "1", который через второй элемент ИЛИ-НЕ (эпюра м, фиг. 2) запрещает прохождение импульсов через дополнительный элемент И 29 и разрешает выдачу кода N_mp через блок 5 элементов ИЛИ на выход предлагаемого устройства в качестве истинного значения измеряемой величины. По окончании интервала времени t₁kT положительным перепадом выходного напряжения счетчика 24 времени осуществляется установка блоков 6, 3, 16 и 17 в исходное состояние. Процесс накопления автоматически повторяется и т.д.

Формула изобретения

1. Способ преобразования периодического электрического сигнала в код, заключащийся в формировании группы последовательных выборок электрического сигнала путем его аналого-цифрового преобразования, выделении среди них медианной выборки, исключении части выборок, формировании результата преобразования из части оставшихся выборок, отличающийся тем, что, с целью повышения помехоустойчивости преобразования, кроме выделения медианной выборки определяют среднее значение всех выборок группы, которое используют для сравнения с медианной выборкой, при этом в случае, если медианная выборка меньше среднего значения группы, исключают максимальную из выборок, а если она больше, то исключают минимальную из выборок, после чего операции определения среднего значения и выделения медианной выборки среди оставшихся выборок группы, исключения следующей максимальной или минимальной выборки продолжают до тех пор, пока при сравнении очередного среднего значения с очередной медианной выборкой абсолютное значение их разности не станет меньше абсолютного значения допустимого порога сравнения или пока эта разность не изменит свой знак, или не будет исключено заданное число выборок, а в качестве результата преобразования используют значения последней медианной выборки или среднего значения оставшихся выборок. 2. Способ по п.1, отличающийся тем, что абсолютное значение допустимого порога сравнения выбирают равным где U текущее значение медианной выборки; n количество выборок в группе, причем заданное число исключенных выборок должно быть 2n/3. 3. Устройство преобразования периодического электрического сигнала в код, содержащее блок кодирования, информационный вход которого является входной шиной, управляющий вход соединен с первым выходом блока управления, первый элемент И, первый вход которого подключен к первому выходу блока сравнения, блок вычитания, управляющий вход которого соединен с вторым выходом блока управления, третий выход которого соединен с входом установки суммирующего счетчика, выход которого соединен с первым информационным входом первого коммутатора, блок выделения медианы, второй коммутатор, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены накапливающий сумматор, блок деления, блок элементов ИЛИ, блок ранжирования, блок инверторов, сумматор, третий коммутатор, второй элемент И, вычитающий счетчик, первый и второй дешифраторы, регистр памяти, первый и второй элементы ИЛИ НЕ, выход первого из которых подключен к входу блока управления и первому входу блока элементов ИЛИ, второй вход которого объединен с первым входом блока сравнения и подключен к выходу блока выделения медианы, первый вход которого соединен с входами второго коммутатора и подключен к выходам блока ранжирования, информационный вход которого подключен к выходу блока кодирования и объединен с первым информационным входом третьего коммутатора, второй информационный вход которого через блок инверторов соединен с выходом второго коммутатора, а управляющий вход объединен с управляющим входом блока ранжирования и подключен к третьему выходу блока управления, который и четвертый выход блока управления подключен к первому и второму управляющим входам накапливающего сумматора соответственно, информационный вход которого соединен с выходом третьего коммутатора, а выход подключен к первому информационному входу блока давления, второй информационный вход которого соединен с выходом блока вычитания, а управляющий вход объединен с управляющими входами сумматора и регистра памяти и подключен к второму выходу блока управления, а выход блока деления соединен с вторым входом блока сравнения, второй и третий выходы которого соединены с первым входом второго элемента И и первым входом первого элемента ИЛИ НЕ соответственно, второй и третий входы которого подключены к первым выходам первого и второго дешифраторов соответственно, а четвертый вход соединен с выходом второго элемента ИЛИ НЕ, первый и второй входы которого соединены соответственно с вторыми выходами первого и второго дешифраторов, входы которых подключены соответственно к выходам вычитающего и суммирующего счетчиков, информационные входы которых подключены соответственно к выходам второго и первого элементов И, вход установки вычитающего счетчика соединен с третьим выходом блока управления, а выход подключен к информационному входу регистра памяти, первому информационному сумматору, второй информационный вход которого соединен с выходом суммирующего счетчика и объединен с вторым информационным входом блока вычитания, при этом второй выход второго дешифратора соединен с управляющим входом первого коммутатора, второй информационный вход которого подключен к выходу регистра памяти, а вторые входы первого и второго элементов И соединены с пятым выходом блока управления, выход первого коммутатора соединен с управляющим входом второго коммутатора, а выход блока элементов ИЛИ является выходной шиной. 4. Устройство по п.3, отличающееся тем, что блок управления выполнен на первом задающем генераторе, первом и втором элементах И, инверторе, счетчике времени, первом и втором элементах задержки, элементе ИЛИ и втором задающем генераторе, установочный вход которого подключен к выходу первого задающего генератора и объединен с первым входом первого элемента И и входом счетчика времени, выход которого является третьим выходом блока и соединен с вторым входом первого элемента И непосредственно и через инвертор подключен к первому входу второго элемента И и через первый элемент задержки к второму входу второго элемента И, третий вход которого соединен с выходом второго задающего генератора, четвертый вход является входом блока, первым выходом которого является выход первого элемента И, который подключен к первому входу элемента ИЛИ, второй вход которого является пятым выходом блока и подключен через второй элемент задержки к выходу второго элемента И и является вторым выходом блока, четвертым выходом которого является выход элемента ИЛИ.

РИСУНКИ

Рисунок 1, Рисунок 2