Цифровой синтезатор частот

Цифровой синтезатор частот

Иллюстрации

Показать все

Реферат

 

Цифровой синтезатор частот относится к радиотехнике и может быть использован для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре . Устройство содержит 2 делителя частоты с переменным коэффициентом деления 1, 11, 1 входную шину 2, 1 блок управления 3, 1 счетчик импульсов 4, 2 кодовых шины 5, 12, цифровой частотно-фазовый детектор 6, 2 цифроаналоговых преобразователя 7, 13, 1 фильтр нижних частот 8, 1 управляемый генератор 9, 1 выходную шину 10, 1 формирователь импульсов 14, 1 шину управления, 1 триггер Несоответствующими функциональными связями. 6 ил,

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК () 9) (()) (5!) 5 Н 03 1 7/18

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ uz. 7

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21 4922320/21 (22 28.03,91 (46 23.03.93. Бюл. № 11 (71 Центральное конструкторское бюро

"Ал маз" (72) В.Г.Аристов (56) Авторское свидетельство СССР

¹ 1234966, кл. Н 03 1 7/18, 1984.

Авторское свидетельство СССР

¹ 1 746531, кл. Н 03 L 7/ t8, 1990. (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ (57) Цифровой синтезатор частот относится к радиотехнике и может быть использован для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре, Устройство содержит 2 делителя частоты с переменным коэффициентом деления 1, 11, 1 входную шину 2, 1 блок управления 3, 1 счетчик импульсов 4, 2 кодовых шины 5, 12, цифровой частотно-фазовый детектор 6, 2 цифроаналоговых преобразователя 7, 13, 1 фильтр нижних частот 8, 1 управляемый генератор 9, 1 выходную шину

10, 1 формирователь импульсов 14, 1 шину управления, 1 триггер 17 с соответствующими функциональными связями. 6 ил, ОО

С) (А) О 4

1803977

Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре.

Цель изобретения — расширение области применения за счет возможности обеспечения работы с изменяющейся опорной частотой при одновременном повышении быстродействия и помехоустойчивости, На фиг. 1 представлена функциональная схема цифрового синтезатора частот; на фиг. 2 — функциональная схема цифрового частотно-фазового детектора; на фиг. 3— функциональная схема блока управления; на фиг, 4, а — временная диаграмма последовательности счетных импульсов, поступающих на второй вход блока управления; на фиг, 4, б — временная диаграмма импульсов, поступающих на первый вход блока управления; на фиг. 4, в — временная диаграмма прямого выхода первого IK-триггера блока управления; на фиг. 4, г — временная диаграмма прямого входа второго IK-триггера блока управления; на фиг, 4, д — временная диаграмма прямого выхода третьего IKтриггера блока управления; на фиг. 4, е— временная диаграмма прямого выхода четвертого IK-триггера блока управления; на фиг, 4, ж — временная диаграмма выхода первого элемента 2И блока управления; на фиг, 4, з — временная диаграмма выхода второго элемента И блока управления; на фиг. 5 — функциональная схема формирователя импульсов; на фиг. 6, а — временная диаграмма входной команды "1ГПамять", поступающей на первый вход формирователя импульсов; на фиг, 6, б — временная диаграмма импульса, поступающего на второй вход формирователя импульсов; на фиг. 6, в — временная диаграмма выхода формирователя импульсов, Цифровой синтезатор частот (фиг. 1) содержит первый делитель частоты с переменным коэффициентом деления 1, входную шину 2, блок управления 3; счетчик импульсов 4, первую кольцевую шину 5, цифровой частотно-фазовый детектор 6, первый цифроаналоговый преобразователь 7, фильтр нижних частот 8, управляемый генератор 9, выходную шину 10, второй делитель частоты с переменным коэффициентом деления 11, вторую шину синтезатора 12, второй цифроаналоговый преобразователь 13, формирователь импульсов 14, элемент И-НЕ 15, шину управления 16, триггер 17.

Информационные входы первого усилителя частоты 1 с переменным коэффициенТ-вход счетчика 19 является тактовым вхотом деления соединены с первой кодовой шиной, тактовый соединен со входной ши- дом цифрового частотно-фазового детектоной 2 и со счетным входом счетчика импуль- ра. Кодовый выход счетчика 19 соединен с

55 сов 4, выходы которого соединены с соответствующими входами первого цифроаналогового преобразователя 7, входы управления суммированием и вычитанием— соответственно с первым и со вторым выходами частотно-фазового детектора 6, первые кодовые выходы которого соединены с соответствующими входами второго цифроаналогового преобразователя 13, выход которого через фильтр нижних частот соединен с первым входом управляемого генератора 9, выход которого соединен с выходной шиной

10 и с тактовым входом второго делителя частоты 11 с переменным коэффициентом деления, выход которого соединен с первым входом записи частотно-фазового детектора 6, информационные входы соединены со второй кодовой шиной 12. Выход триггера

17 соединен с управляющим входом второго делителя частоты 11 с переменным коэффициентом деления, вход запуска с выходом элемента И-НЕ 15, первый вход которого соединен с первым выходом блока управления 3, второй вход — со входом сброса триггера 17 и с выходом формирователя импульсов 14, первый вход которого соединен с шиной управления, второй вход — со вторым входом блока управления 3, первые и вторые кодовые входы которого соединены со вторыми и с третьими кодовыми выходами частотно-фазового детектора 6, информационные входы которого соединены с соответствующими выходами первого делителя частоты 1 с переменным коэффициентом деления, выход переноса которого соединен с первым входом блока 3 управле- . ния, второй вход которого соединен с входной шиной 2, третий и четвертый выходы соединены соответственно с тактовым входом и со вторым входом записи частотнофазового детектора 6, при этом выход первого цифроаналогового преобразователя 7 соединен со вторым входом управляемого генератора 9, Цифровой частотно-фазовый детектор 6 (фиг. 2) содержит статический регистр 18, счетчик 19, блок запрета 20, два 0-триггера

21 и 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, элемент И-НЕ 24 и элемент И 25.

С-вход разрешения записи в статического регистра 18 является первым входом записи частотно-фазового детектора, а 0-входы счетчика 19 являются информационными входами цифрового частотно-фазового детектора, С-вход записи параллельного кода счетчика 19 является вторым входом записи цифрового частотно-фазового детектора, а

1803977 вхОдом статического регистра 18 и является вторым кодовым выходом цифрового часто но-фазового детектора. Кодовый выход статического регистра 18 соединен с входом блфка запрета 20 и является третьим выходом цифрового частотно-фазового детектора, пр чем К-й разряд статического регистра 18 соединен с С-входом первого D-триггера 21, а инверсный выход К-ro разряда статического регистра 18 соединен с С-входом второго Dтр ггера 22 и первым входом элемента ИСКЛ 1ф ЧАЮЩЕЕ ИЛИ 23, второй вход которого соединен с (К-1)-м выходным разрядом стати еского регистра 18. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 соединен с

D- ходами обоих D-триггеров 21 и 22, прямы выходы D-триггеров 21 и 22 соединены с входами элемента И-НЕ 24, выход которого цоединен с R-входами обоих 0-триггеров

21 22, Инверсные выходы D-триггеров 21 и 2 соединены с входами элемента И 25, пр чем инверсный выход первого D-триггера 1 является первым выходом цифрового частотно-фазового детектора, а инверсный вы од второго D-триггера 22 является вторыМ выходом цифрового частотно-фазового дет ктора. Выход элемента И 25 соединен с упр вляющим входом блока запрета 20, котор и выход которого является первым кодовыь| выходом цифрового частотно-фазового дет ктора., Блок управления 3 (фиг. 3) содержит четыре IK-триггера 26, 27, 28, 30, три элемента

НЕ 1, 35, 39, четыре элемента И 29, 32, 33, 34, 1 ри элемента И-НЕ 37, 38, 40 и элемент сравнения 36, Вход первого элемента НЕ 31 соединен с первым входом блока управления, выход — с (-входом первого I К-триггера 26, прямой и инверсный выходы которого соединены соответственно с I- и К-входами второго IKтриггера 27, прямой и инверсный выходы которого соединены соответственно с I- u

К-входами третьего IK-триггера 28, прямой и инверсный выходы которого соединены соответственно с I- и К-входами четвертого

IK-триггера 30, прямой выход которого соединДн с третьим выходом олока управления, с первым входом первого элемента И, с 1- и

К-вхфдами первого IK-триггера 26 и с первым ходом второго элемента И 32, второй вход: которого соединен с К-входом четвертого IK-триггера 30, выход — с первым входом первого элемента И-HE 37, выход кото ого соединен с первым входом второго элемента И-Н Е 38, выход которого соединен ф первым выходом блока управления, втор и вход — через второй элемент НЕ 35 с выходом А=В элемента сравнения кодов 36, выход А>В которого соединен со вторым

55 входом первого элемента И-НЕ 37, выход

А< — с первым входом третьего элемента

И-НЕ 40, выход которого соединен с третьим входом второго элемента И-НЕ 38, второй вход — с выходом третьего элемента И

33, первый вход которого соединен с инверсным выходом четвертого IK-триггера 30 и с

I-входом первого IK-триггера 26, второй вход — с I-входом четвертого I К-триггера 30 и со вторым входом первого элемента И 29, третий вход которого соединен с 1-входом третьего 1К-триггера 28, выход — через третий элемент НЕ 39 со вторым выходом блока управления и непосредственно с управляющим А=В входом элемента сравнения кодов

36 и с первым входом четвертого элемента

И 34, выход которого соединен с четвертым выходом блока управления, второй вход — с

С-входами второго, третьего, четвертого IKтриггеров 27, 28, 30 и со вторым входом блока управления, причем управляющие входы А>В и А<В элемента сравнения кодов

36 соединены с шиной логического нуля, а кодовые входы А и В элемента сравнения кодов 36 соединены соответственно со вторыми и третьими кодовыми входами блока управления.

Формирователь импульсов 14 (фиг. 5) содержит четыре элемента И-НЕ 41, 42, 43, 44 и элемент НЕ 45.

Первый вход первого элемента И-НЕ 41 является вторым входом формирователя импульсов. Второй вход первого элемента ИНЕ 41 соединен с выходом второго элемента И-НЕ 42 и с входом элемента НЕ

45, Первый вход второго элемента И-НЕ 42 соединен с первым входом третьего элемента И-НЕ 43 и является первым входом формирователя импульсов. Выход третьего элемента И-НЕ 43 соединен с первым входом четвертого элемента И-НЕ 44, выход которого соединен с вторыми входами второго элемента И-НЕ 42 и третьего элемента

И-НЕ 43, Выход первого элемента И-НЕ 41 соединен с третьим входом второго элемента И-НЕ 42 и вторым входом четвертого элемента И-НЕ 44, Выход элемента НЕ 45 является выходом формирователя импульсов, Установка частоты управляемого генератора 9 осуществляется путем изменения коэффициентов деления первого I, второго

II делителей частоты с переменными коэффициентами деления, а также путем изменения частоты входного сигнала fax.

При изменении частоты входного сигнала fax на шину 16 цифрового синтезатора поступает команда иПамять", длительность которой определяется временем переключения частоты входного сигнала, 1803977

Коэффициенты М! и Ni, поступающие соответственно по кодовым шинам 5 и 12 синтезатора частот, в соответствии с принципами

ФАПЧ обеспечивают установку частоты выходного сигнала синтезатора согласно выражению:

М!

15 где f враг частота входного сигнала синтезатора, fyr — частота управляемого генератора 9, N, М! — коэффициенты деления соответственно первого I и второго I! делителей частоты с переменными коэффициентами деления, Выбор коэффициентов деления основан

В режиме синхронизма выходной код статического регистра 18 поступает через открытый блок запрета 20 на первые кодовые выходы цифрового частотно-фазового детектора 6. Этот выходной код цифрового частотно-фазового детектора 6, являющийся кодом сигнала ошибки системы фазовой автоподстройки частоты (ФАПЧ), после преобразования в напряжение с помощью цифроаналогового преобразователя 13 поступает через фильтр нижних частот 8 на управляемый генератор 9. Код сигнала

55 на использовании алгоритма Евклида, представляющее любое рациональное число в 20 виде конечной цепной дроби, При поступлении счетных импульсов входного сигнала частотой f xi, поступающих от входной шины 2 через блок управления 3, а также опорных импульсов частотой 25

fsxi

foAl „, „поступающих через блок управле-!

N; ния 3 и двоичного числа — от делителя с

У 2 переменным коэффициентом деления со- 30 ответственно на второй вход записи, тактовый вход и информационные входы цифрового частотно-фазового детектора 6 вызывают изменение выходного кода счетчика 19 по пилообразному закону с частотой

foni, равной частоте опорных импульсов.

Под воздействием импульсов управляемого генератора 9, поступающих через вто-, рой делитель частоты с переменным коэффициентом деления !! на второй вход 40 записи цифрового частотно-фазового детектора б,происходит запись двоичного кода из счетчика 19 в статический регистр 18, На выходе статического регистра 18 формируется двоичный код, пропорциональный раз- 45 ности фаз опорного импульсов и импульсов управляемого генератора 9. ошибки поддерживает на входе управляемого генератора 9 примерно постоянный уровень управляющего напряжения, обеспечивающий по принципам ФАПЧ необходимую частоту колебаний синхронизируемого управляемого генератора 9 и в соответствии с установленными коэффициентами деления первого и второго II делителей частоты с переменными коэффициентами деления.

Установка коэффициентов деления первого

1 и второго 11 делителей с переменными коэффициентами деления осуществляется соответственно по входным кодовым шинам 5и 12.

При переключении с одной частоты на другую (например, когда fo< !+1()

< fyri

+ 1 разность фаз опорных импульсов и импульсов управляемого генератора 9, прошедших через второй делитель частоты с переменным коэффициентом деления II, убывает от цикла к циклу в направлении от 2к до О, Одновременно уменьшается от цикла к циклу величина двоичного кода на первом выходе цифрового частотно-фазового детектора 6.

Когда разность фаз опорных импульсов управляемого генератора 6 достигнет О, и переходит это значение, и роисходит скачкообразное изменение разности фаз этих сигналов от 0 до 2л и производится переключение старшего К разряда статического регистра 18 из "0" в /" 1", с помощью которого осуществляется запись "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 в первый D-триггер 21. На прямом выходеэтого D-триггера 21 появляется "1" и на инверсном выходе — "0". Срабатывание Dтриггера 21 переключает систему ФАПЧ из режима сравнения фаз в режим сравнения частот, Нулевой уровень инверсного выхода . первого О-триггера 21 формирует "0" на выходе элемента И 25, который поступал на управляющий вход блока запрета 20, осуществляет установку нулевого напряжения на выходе цифроаналогового преобразователя

13, соответствующего середине фазовой характеристики детектора.

Установка нулевого напряжения осуществляется путем формирования "0" на младших (К-1) выходах и "1" на старшем К-выходе блока запрета 20, .

Единичный уровень прямого входа первого 0-триггера 21 поступал на вход сложения реверсивного счетчика 4, вызывает изменение его выходного кода и, следовательно, изменение управляющего напряжения на втором входе управляемого

1803977

10 я 5 еия аоов 10 эти еов 15 оое и го 20 го го н0го 25 сна ет е, D- 30 в ах

lt

4 35 оде

По юе- 40 ит

DE з- 45 оеда

50 од ся

2, ты- 55 их оая генератора 9 с максимальной скоростью, о{1ределяемой частотой входного сигнала, поступающего на счетный вход реверсивного счетчика 4; Под воздействием изменяющегося управляющего напряжени происходит перестройка частоты управля мрго генератора 9 в сторону уменьшен частотной расстройки, что вначале вызыв ет уменьшение скорости изменения разн стй фаз опорных импульсов и импульс управляемого генератора, а затем после и м нения направления скорости разнос ф з этих сигналов происходит ее увелич нее в направлении от 0 до 2л, Когда. разность фаз опорных импульс и Импульсов управляемого генератора д стегает 27 и переходит это значение, пр исходит скачкообразное изменени ра ности фаэ этих сигналов от 2тг до р производится переключение инверсно вы ода старшего К-разряда статическо регистра 18 из нОн в н1", с помощью которо осу{ществляется запись н1н с выхода элеме та ИСКЛЮЧАЮЩЕЕ ИЛИ 23 во второй триггер 22, На прямом выходе это

0-Триггера 22 появляется н1", а на инвер но — н0", Появление единичных уровней об их входах элемента И-НЕ 42 вызыва по вление нулевого уровня íà его выход который, воздействуя íà P-входы обоих тр ггеров 21 и 22, осуществляет их сброс ис одные состояния, На прямых выход об их D-триггеров 21 и 22 появляются н0 на {нверсных — н1", На выходе реверсивного счетчика фиксируется значение двоичного кода и с отв тствующее ему напряжение на выхо ци роаналогового преобразователя 7, ко анде единичного уровня на управля ще входе блока запрета 20 включается р жи сравнения фаз, т.е. происход за ыкание системы ФАПЧ.

Одновременно после сброса обоих триггеров 21 и 22 на выходе элемента И-Н

24 вновь появляется единичный уровень, ра решающий работу этих 0-триггеров 21 и 22, Аналогично происходит работа цифр вог синтезатора частот при переключ ний с одной частоты на другую, ког

f,„{+1 („. Только в этом случае перех

ty{ i

М +1 в р жим сравнения частот осуществляет

nocke срабатывания второго D-триггера 2 а переход в режим сравнения фаз осущес вля тся после кратковременного срабат ван1я первого 0-триггера 21 и сброса обо

D-триггеров 21, 22 в исходные состояния, Дри смене частоты входного сигнала к манда " Память" (фиг. 6а), поступающ по шине 16 нг первый вход формирователя импульсов 14, устанавливает в момент времени t< на его выходе нОн (фиг. 6в), этот нулевой уровень, воздействуя на второй вход элемента И-НЕ 15, инверсный R-вход триггера 17, устанавливает н0н на выходе этого триггера и, следовательно, на входе управления второго делителя частоты с переменным коэффициентом деления I1, Нулевой уровень на входе управления второго делителя частоты с переменным коэффициентом деления II запрещает работу этого делителя частоты, т.е, с момента времени t2 (фиг, бв) на его выходе отсутствуют импульсы управляемого генератора 9, В статическом регистре 18 (фиг, 2) фиксируется код сигнала ошибки и цифровой синтезатоо частот переходит в режим "памяти". После смены частоты входного сигнала и выключения команды н э Память" в момент времени

tz нулевой уровень (фиг. 6в) на выходе формирователя импульсов блокируется с помощью элементов И-НЕ 43 и 44 (фиг. 5) до момента времени, когда пройдет команда от блока управления 3 на второй вход формирователя импульсов 14.

Блок управления 3 формирует команды, необходимые для совместной работы цифрового частотно-фазового детектора 6, формирователя импульсов 14 и цепи выключения триггера 17.

Формирование команд блоком управления 3 осуществляется следующим образом, При поступлении импульсов входного сигнала (фиг, 4а) и импульсов с выхода первого делителя частоты с переменным коэффициентом деления (фиг. 4б) соответственно на второй и первый входы блока управления 3 производится последовательное включение IK-триггера 26 (фиг. 4в) в момент времени t> второго IK-триггера 27 (фиг, 4г) в момент времени tg,òðåòüåão Ктриггера 28 (фиг. 4д) в момент времени з и четвертого IK-триггера 30 (фиг, 4е) в момент времени tc. После включения четвертого IKтриггера 30 в момент времени t4 происходит выключение сначала первого!К-триггера 26, а затем последовательное выключение второго! К-триггера 27 (фиг, 4г) в момент времени 5, третьего IK-триггера 28 (фиг. 4д) в момент времени tc и четвертого IK-триггера

30 (фиг, 4е) в момент времени 7.

Нулевой уровень на выходе элемента И

29 (фиг. 4,ж) в течение временного интервала t2 tz запрещает поступление импульсов на четвертый выход блока управления 3 и, следовательно, на второй вход записи цифрового частотно-фазового детектора 6, что вызывает фиксацию выходного кода счетчика 19 (фиг. 2) в течение указанного времен1803977 . ного интервала. Одновременно нулевой уровень с выхода элемента И 29, поступая на управляющий вход А=В схемы сравнения кодов 36,переводит ее в режим определения неравенства чисел А и В, поступающих с выходов статического регистра 18 и счетчика 19 цифрового частотно-фазового детектора (фиг. 2) соответственно на вторые и третьи пороговые входы блока управления

6. Команда с выхода элемента И 29 поступает через элемент НЕ 34 в виде единичного уровня на второй выход блока управления 3 и, следовательно, на второй вход формирователя импульсов 14 (фиг. 6б). После окончания действия команды на втором входе формирователя импульсов 14 в момент времени з на выходе формирователя импульсов 14 (фиг, бв) устанавливается "1", которая открывает цепь выключения триггера 17, Импульс нулевого уровня с прямого выхода четвертого IK-триггера 30 (фиг. 4е) в течение временного интервала t4-tv, поступая на третий вход блока управления 3 и, следовательно, на тактовый вход цифрового частотно-фазового детектора Ъиг, 2), и роиз i +1 водит занесение двоичного числа 2 в счетчик 19, что приводит к изменению выходного кода счетчика 19 с максимального

Ni +1 значения 2 до минимального, равного

М вЂ” 1, Команды, формируемые на выходе элемента И 32 (фиг, 4з) и элемента И 33 (фиг. 4и),осуществляют считывание информации соответственно с выхода А>В схемы сравнения кодов 36 в течение временного интервала тз — 4 при максимальном значении выходного кода счетчика 19 и с выхода

А<В схемы сравнения кодов 36 в течение временного интервала to — тт при минимальном значении выходного кода счетчика 19, Таким образом, после выключения команды " ; Память" и после окончания импульса, поступающего со второго выхода блока управления 3 на второй вход формирователя импульсов 14 на инверсном R-входе триггера 17 и на втором входе элемента

И-НЕ 15 устанавливается "1", которая открывает цепь выключения триггера 17, В течение одного полного цикла работы счетчика 19, когда на управляющем входе A=B схемы сравнения кодов 36 присутствует

"1", определяется момент равенства выходных кодов счетчика 19 и статического регистра 18.

При равенстве выходных кодов счетчика 19 и статического регистра 18 на выходе

А=В схемы сравнения кодов 36 формируется импульс единичного уровня, который че5

55 рез элемент Н Е 35 и элемент И-Н Е 38 поступает на первый выход блока управления 3.

Импульс единичного уровня с первого выхода блока управления воздействуя через элемент И-НЕ 15 на инверсный S-вход триггера 17 производит его выключение.

При переключении выхода триггера 17 из "0" в "1" производится занесение кода

Mi+1 во второй делитель частоты с переменным коэффициентом деления II и разрешение его работы. При этом замыкание системы фазовой автоподстройки частоты происходит с значения разности фаз опорных импульсов и импульсов управляемого генератора, которое было до переключения частоты входного сигнала, т.е. до включения команды ";;Память".

Переключение частоты выходного сигнала цифрового синтезатора частот, использующем цифровой частотно-фазовый детектор типа "выборка-запоминание", вызывает измеНение полосы удержания фазовой системы за счет изменения частоты сравнения в контуре ФАПЧ, Известно, что в цифровых синтезаторах частот, использующих грубый канал настройки, могут происходить захваты сигнала научастках фазовой характеристики, которые после переключения синтезатора (при повышении частоты сравнения) оказываются вне полосы удержания фазовой системы, В этом случае в течение одного полного цикла работы счетчика 19 не происходит равенства выходных кодов этого счетчика и статического регистра 18, что приводит к нарушению работы синтезатора. Для повышения стабильности работы синтезатора после поступления следующего импульса с выхода первого делителя частоты с переменным коэффициентом деления на первый вход блока управления 3 и формирования комад на выходах 32 и 33 элементов И производится считывание информации с выходов А>В и А<В схемы сравнения кодов

36 блока управления. При этом замыкание системы фазовой автоподстройки частоты происходит при максимальном по абсолютному значению амплитуды фазовой ошибки, что вызывает быстрый переход цифрового синтезатора врежим сравнения частот,,работа которого была рассмотрена ранее, Формула изобретения

1. Цифровой синтезатор частот, содержащий первый делитель частот с переменным коэффициентом деления, информационные входы которого соединены с первой кодовой шиной, тактовый вход соединен с входной шиной и со счетным входом счетчика импульсов, выходы которого соединены с соответствующими входами первого цифроаналогового преобразователя, входы управ13

1803977 ления суммированием и вычитанием — соотВетственно с первым и с вторым выходами частотно-фазового детектора, первые кодовые выходы которого соединены с соответствующими входами второго 5 цифроаналогового преобразователя, выход которого через фильтр нижних частот соединен с первым входом управляемого генераj0ðà, выход которого соединен с выходной шиной и с тактовым входом второго делите- 10 я частоты с переменным коэффициентом еления, выход которого соединен с первым ходом записи частотно-фазового детектора, информационные входы соединены с вгорой кодовой шиной, о т л и ч а ю щ и й- 15 с я тем, что, с целью расширения области применения за счет воэможности обеспечен|ия работы с изменяющейся опорной частотрй при одновременном повышении б стродействия и помехоустойчивости, в 20 н го введены формирователь импульсов, э емент И-НЕ, блок управления, шина упр вления и триггер, выход которого соедин н с управляющим входом второго д лителя частоты с переменным коэффици- 25 е том деления, вход запуска — с выходом э емента И-НЕ, первый вход которого соед нен с первым выходом блока управления, в,орой вход — с входом сброса триггера и с в ходом формирователя импульсов, пер- 30 в и вход которого соединен с шиной управл ния, второй вход — с вторым выходом б,ока управления, первые и вторые кодовые входы которого соединены соответственно с вторыми и с третьими кодовыми выходами 35 ча тотно-фазового детектора, информацион ые входы которого соединены с соответст ующими выходами первого делителя ча тоты с переменным коэффициентом деле ия, выход переноса которого соединен с 40 пе вым входом блока управления, второй вх д которого соединен с входной шиной, тр тий и четвертый выходы соединены соответственно с тактовым входом и с вторым входом записи частотно-фазового детекто- 45 ра, при этом выход первого цифроаналогового преобразователя соединен с вторым вхддом управляемого генератора.

2. Синтезатор поп. 1, отл и ча ю щ ийс я тем, что блок управления содержит три 50 эле иента НЕ, четыре IK-триггера, три элемента И-НЕ, четыре элемента И и элемент сравнения кодов, причем вход первого элемента НЕ соединен первым входом блока управления, выход — с С-входом первого 55

IK-триггера, прямой и инверсный выходы котброго соединены соответственно с 1- и

К-входами второго IK-триггера, прямой и инверсный выходы которого соединены соответственно с 1- и К-входами третьего

IK-триггера, прямой и инверсный выходы которого соединены соответственно с I- и Квходами четвертого IK-триггера, прямой выход которого соединен с третьим выходом блока управления, с первым входом первого элемента И, с S- и К-входами первого IK-триггера и с первым входом второго элемента И, второй вход которого соединен с К-входом четвертого IK-триггера, выход— с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с первым выходом блока управления, второй вход через второй элемент НЕ— с выходом А=В элемента сравнения кодов, выход А>В которого соединен с вторым входом первого элемента И-НЕ, выход А< — с первым входом третьего элемента И-Н Е, выход которого соединен с третьим входом второго элемента И-НЕ, второй вход — с выходом третьего элемента И, первый вход которого соединен с инверсным выходом четвертого IK-триггера и с 1-входом первого

IK-триггера, второй вход — с I-входом четвертого IK-триггера и с вторым входом первого элемента И, третий вход которого соединен с I-входом третьего IK-триггера, выход — через третий элемент НЕ с вторым выходом блока управления и непосредственно — с управляющим А=В входом элемента сравнения кодов и с первым входом четвертого элемента И, выход которого соединен с четвертым выходом блока управления, второй вход — с С-входами второго, третьего, четвертого IK-триггеров и с вторым входом блока управления, причем управляющие входы

А>В и А<В элемента сравнения кодов соединены с шиной логического нуля, а кодовые входы А и В элемента сравнения кодов соединены соответственно с вторыми и третьими кодовыми входами блока управления.

3. Синтезатор по п, 1, о т л и ч а ю щ и йс я тем, что формирователь импульсов содержит четыре элемента И-НЕ и элемент

НЕ, причем первый вход первого элемента

И-НЕ соединен с вторым входом формирователя, а первый вход второго элемента ИНЕ соединен с первым входом третьего элемента И-НЕ и является первым входом формирователя импульсов, выход третьего элемента И-НЕ соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с вторыми входами второго и третьего элементов И-НЕ, выход первого элемента И-НЕ соединен с вторым входом четвертого элемента И-НЕ итретьим входом второго элемента И-НЕ и входом элемента

НЕ, выход которого соединен с выходом формирователя импульсов.

1803977 юг.

К Входна ишне 2

К 8sixoo ломелю частот

Фиг.3

1803977

1803977

45

Составитель Г. Соколова

Техред М,Моргентал Корректор Н. Гунько

Редактор Т, Козлова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1060 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5