Устройство для сравнения двоичных чисел

Устройство для сравнения двоичных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и предназначено для сравнения трех двоичных чисел с выбором максимального, минимального или среднего из них. Изобретение может быть использовано в системах цифровой обработки изображений для ранговой (например, медианной) фильтрации, а также в системах распознавания образов для аппаратной реализации алгоритмов динамического программирования . Цель изобретения - повышение быстродействия устройства за счет организации конвейерной обработки данных. Устройство содержит блоки анализа , блок дешифрации, выходной коммутатор и две треугольных матрицы регистровых модулей . Устройство обеспечивает выдачу на выход минимального, максимального или среднего из трех чисел. 12 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю G 06 F 7/04

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4835811/24 (22) 07,06,90 (46) 30.03,93. Бюл. ¹ 12 (71) Научно-производственное объединение

"Интеграл" (72) О,В.Подрубный, А.Н.Семашко, В.В.Грицык, P.Ì,Ïàëåíè÷êà, Б.Н.Чернуха и А.Ю,Луцык (56) 1. Авторское свидетельство СССР

¹ 1285462, кл. G 06 F 7/04, 1985.

2.Авторское свидетельство СССР

N- 1383335, кл. G 06 F 7/04, 1986. (54) УСТРОЙСТВО ДЛЯ СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к автоматике и вычислительной технике и предназначено

Изобретение относится к автоматике и вычислительной технике и предназначено для сравнения трех двоичных чисел с выбором максимального, минимального или среднего из них. Ввод-вывод данных осуществляется в параллельном коде. Изобретение может быть использовано в системах цифровой обработки изображений для ранговой (например, медианной) фильтрации, а также в системах распознования образов для аппаратной реализации алгоритмов динамического программирования.

Целью изобретения является повышение быстродействия устройства за счет организации конвейерной обработки информации, Структурная схема устройства для обработки 8-разрядных чисел представлена на фиг.1, На фиг.2 и 3 представлены схемы

„„5U„„1805463 А1 для сравнения трех двоичных чисел с выбором максимального, минимального или среднего из них. Изобретение может быть использовано в системах цифровой обработки изображений для ранговой (например, медианной) фильтрации, а также в системах распознавания образов для аппаратной реализации алгоритмов динамического программирования. Цель изобретения повышение быстродействия устройства за счет организации конвейерной обработки данных. Устройство содержит блоки анализа, блок дешифрации, выходной коммутатор и две треугольных матрицы регистровых модулей, Устройство обеспечивает выдачу на выход минимального, максимального или среднего из трех чисел, 12 ил. соответственно первого 1 блока анализа S u остальных 2 — 8 блоков анализа S. Функциональная схема блоков переноса UC, входя-, щих в состав блоков анализа S со 2- го nd

8-й, показана на фиг.4, На фиг.5 представлен регистровый модуль 6, на фиг,6 — выходной коммутатор, на фиг.7 — один разряд выходного коммутатора. Блок дешифрации представлен на фиг.8, таблица истинности, описывающая работу блока дешифрации, представлена на фиг,9. Вариант реализации дешифратора на основе программируемой логической матрицы (ПЛМ) приведен на фиг,10, а фиг.11 содержит схему дешифратора, построенного на стандартных логических элементах. Временная диаграмма работы устройства приведена на фиг.12.

Устройство содержит 8 блоков анализа

1 — 8 (S, см,фиг.1), первую треугольную мат1805463 рицу регистровых модулей М, содержащую рой Y и третий 2 выходы данных блоков регистровые модули 1.2-1.8, 2.3 — 2.8, 3.4 — анализа 1 — 8 (см. фиг.2,3) соединены соот3.8, 4.5 — 4,8, 5.6 — 5.8, 6,7 — 6.8, 7.8, всего семь ветственно со входами А, В, С регистровых рядов по (8-j) регистровых модулей в каждом модулей (2,1), (3.2), (4.3), (5.4), (6.5), (7.6), (8.7), ряду, где j — номер ряда, вторую треуголь- 5 (9.8). ную матрицу регистровых модулей М, со- Первый блок анализа 1(фиг,2) содержит держащую регистровые модули 2,1, 3.1-3.2, регистровый модуль 19 (М) и элементы И—

4,1 — 4.3, 5.1 — 5,4, 6.1 — 6.5, 7,1 — 7.6, 8.1 — 8.7, НЕ 20 — 22, причем входы данных А, В, С

9,1 — 9.8, всего 8 рядов по J регистровых мо- первого б лока анализа соединены со входадулей в к лей в каждом ряду, где J — номер ряда, "0 ми данных регистрового модуля 19, первый блок дешифрации 10 (DS) и выходной 8-раз- выход Х регистрового модуля 19 соединен с рядный коммутатор 11 (К), причем первый первым выходом данных Х блока анализа

V1, второй V2 и третий ЧЗ выходы переноса 1, первый инверсный выход R регистрируi-го блока анализа S (i = 1,2„...7) соединены емого модуля 19 соединен с первыми вхосоответственно с первым Р1, вторым Р2 и "5 дами элементов И вЂ” НЕ 20 и 21, второй третьим Р3 входами переноса (+1)-го блока прямой выход Y регистрового модуля 19 анализа S, выходы переноса Ч1 — Ч3 8-го бло- соединен со вторым выходом данных Y ка анализа S соединены соответственно со блока анализа 1 и со вторым входом элевходами Z1 — Z3 блока дешифрации 10 (DS), мента И вЂ” НЕ 20, второй инверсный выход S первый У1 и второй У2 управляющие входы 20 регистрового модуля 19 соединен с первым которого являются входами 12 и 13 задания входом элемента И вЂ” НЕ 22, третий прямой режима работы устройства. Первый А, вто- выход Z регистрового модуля 19 соединен с

B третий С входы данных первого третьим выходом данных Z блока анализа 1 — Е21и блока анализа 1 (см. фиг.2) соединены со исо вторыми входамиэлементов И вЂ” Н и входами первых разрядов 14,1, 15.1, 16.1 25 22, выходы элементов И вЂ” НЕ20 — 22 являются (А1,В1,С1) соответственно первого, второго соответственно первым V1, вторым V2 и и третьего числа, входы данных А,В,С реги- третьим ЧЗ выходами переноса первого блостровых модулей 1.2 — 1,8 nepeoro ряда пер- ка анализа 1. вой треугольной матрицы соединены со Блоки анализа 2 — 8 содержат каждый входами 14.2 — 14,8, 15.2 — 15.8, 16.2 — 16,8 со- 30 два регистровых модуля 23 и 24 (фиг.3) и три т етствующих разрядов первого, второго блока переноса 25 — 27 (UC), причем входы я 2 и третьего числа, которые являются входа- данных А, В, и С регистрового модуля 3 ми устройства, Первый D1, второй 02 и соединены соответственно со входами петретии вых ь

D3 выходы блока дешифрации 10 реноса Р1, Р2 и Р3 блока анализа, входы я 24 (OS) соединены соответственно с первым 35 данных А, В, и С регистрового модуля

С1, вторым С2 и третьим СЗ входами управ- соединены соответственно со входами данления коммутатором 11 (К), выходы R1-R8 ных А, В, и С блока анализа, первый Х, второй которого являются выходами 17,1 — 17.8 уст- Y и третий Z прямые выходы регистрового ройства. модуля 23 соединены с первыми входами

Каждый регистровый модуль М содер- 40 блоков переноса 25-27 соответственно, жит (см, фиг,5) три триггера 18, информаци- первый прямой выход Х регистрового моонные входы 0 которых являются входами дуля 24 соединен с первым выходом данданных А,В,С регистрового модуля, прямые ных Х блока анализа и со вторыми входами и инверсные выходы триггеров являются блоков переноса 25 и 26, второй прямой прямыми Х, Y Z и инверсными R S Т выхо- 45 выход Y регистрового модуля 24 соединен дами регистрового модуля, входы С синхро- со вторым выходом данных Y блока анализа низации триггеров объединены и являются и со вторым входом блока переноса 27, втовходом синхронизации S регистрового мо- рой инверсный выход S регистрового модудуля, При этом внутри треугольных матриц ля 24 соединен с третьим входом блока выходы Х, Y, Z регистровых модулей пред- 50 переноса 25,третий прямой выходЕ регистыдущего ряда соединены соответственно со рового модуля 24 соединен с третьим выховходами А, В, С регистровых модулей по- дом данных Z блока анализа, третий следующего ряда, выходы Х, У, 2 регистро- инверсный выход Т регистрового модуля 24 вых модулей (1.2), (2,3), (3,4), (4,5), (5.6), соединен с третьими входами блоков пере(6.7), (7.8) соединены соответственно со 55 носа26и27, выходы блоков переноса25,26 входами данных А, В, С блоков анализа и 27 являются соответственно первым Ч1.

2 — 8, выходы X Y Zре,гистровых модулей вторым V2 и третьим Ч3 выходами переноса

9.1-9,8 соединены соответственно со вхо- блока анализа, дами данных V1, V2, ЧЗ соответствующих Каждый блок переноса UC содержит разрядов коммутатора 11 (К), первый Х, вто- элементы И вЂ” НЕ 28-31 (фиг.4), причем пер1805463

25 р; = (а;Ь)(а ри)(Ь!ри), (2) (3) р =а +Ь =а Ь . вый вход 32 блока переноса соединен с первыми входами элементов И вЂ” НЕ 28 и 29, второй вход 33 блока переноса соединен со вторым входом элемента И вЂ” НЕ 29 и с первым входомэлемента И вЂ” НЕ 30, третий вход

34 блока переноса соединен со вторыми входами элементов И вЂ” НЕ 28 и 30, выходы элементов И вЂ” НЕ 28, 29 и 30 соединены со входами элемента И вЂ” НЕ 31, выход которого является выходом 35 блока переноса.

Блок дешифрации (фиг.8) содержит регMGTpoBbIA модуль, образованный триггерами 36, 37, 38, и дешифратор 39 (UD), причем первый Z1, второй Z2 и третий Z3 входы блока дешифрации соединены с 0-входами соответственно триггеров 36, 37, 38, выходы которых соединены соответственно с первым Z1, вторым.Z2 и третьим Z3 входами дешифратора 39, четвертый У1 и пятый

У2 входы которого соединены соответственно с первым У1 и вторым У2 управляющими входами блока дешифрации, первый

01, второй 02 и третий D3 выходы дешифратора 39 являются соответствующими выходами блока дешифрации, Входы синхронизации S всех регистровых модулей M в устройстве объединены и соединены со входом синхронизации S устройства (на фиг.1 цепи синхронизации не показаны).

Коммутатор 11 (К) содержит 8 разрядов (фиг.6), причем каждый разряд KS содержит элементы И вЂ” НЕ 40 — 43 (фиг,7), первые входы элементов И вЂ” НЕ являются соответственно первым Ч1, вторым Ч2 и третьим ЧЗ входами данных разряда коммутатора, вторые входы элементов И вЂ” НЕ 40 — 42 являются соответственно первым С1, вторым С2 и третьим СЗ входами управления разрядов коммутатора, выходы элементов И вЂ” Н Е 40 — 42 соединены со входами элемента И вЂ” НЕ 43, выход которого является выходом R разряда коммутатора.

Дешифратор в виде ПЛМ представлен на фиг.10, возможный вариант реализации дешифратора на стандартных логических элементах, представленный на фиг,11, содержит пять инверторов 44 — 48, шесть элементов ИЛИ 49 — 54, двенадцать элементов

ИЛИ вЂ” НЕ 55 — 66, Режим работы устройства задается внешними управляющими сигналами У1 и

У2, поступающими на входы 12 и 13 устройства, причем комбинация У1-"0", У2-"0" задает режим вычисления максимального из трех вхсдных чисел, У1-"О", У2- 1" — режим вычисления минимального из трех чисел, Y1="1", Y2= О" — режим вычисления среднего значения (медианы) из трех входных чисел.

Для сравнения трех чисел А, В, С между собой достаточно определить знаки Z1, 22 и

Z3 попарных разностей соответственно А—

В, B — С и А — С, Например. комбинация Z1 =

Z2 = Z3 = О означает, что А-В > О, B — С> О и

А - С О, откуда однозначно следует, что

А) В, В ) С, А ) С, т.е. А) В ) С(см. таблицу на фиг.9). Поэтому, если (Y1, Y2) = (0,1), то на выход устройства в этом случае необходимо выдать меньшее из трех входных чисел, то есть С, Как известно, определение разности двух чисел А и В выполняется путем суммирования числа А с числом "-B", которое формируется путем инвертирования всех разрядов числа А и добавления "1" в младший разряд (в соответствии с правилами преобразования прямого кода числа в дополнительный), Поскольку численное значение разности А — В нас в данном случае не интересует, а интересует только знак, то в устройстве реализованы только цепи формирования переноса при вычислении разностей А — В, B — С и А — С. При вычислении знака разности А — В перенос в 1-м разряде формируется из входного переноса рн из (i-1)-го разряда и из значений аь Ь i-x разрядов чисел А и B в соответствии с выражением р; = а;Ь+а рн+Ь рь1, (1) при этом использование в (1) инверсного значения i-го разряда числа В определяется тем, что вычисляется именно разность (а не сумма) чисел А и В. Выражение (1) может быть записано в виде которое определяет схемы блоков формирования переносов на фиг.3,4. В случае p;-< =

=1, что имеет место при обработке самых младших разрядов (вычисляется А-В=

=А+(-В)=А+(В+1 младшего разряда!) Выражение (3) определяет схемы формирования переносов в первом блоке анализа 1 (фиг,2). Можно показать, что при вычислении разности А — В знак этой разности равен инверсному значению переноса. формируемого при обработке самых старших (в нашем примере на фиг.1 — восьмых) разрядов чисел А и В.

Устройство работает следующим образом. В каждом i-м такте на входы 14, 15, 16 устройства поступают в прямом коде входные 8-разрядные операнды A(i). В() и C(i), 1805463

10 блока дешифрации (e триггеры 36 — 38), про- 5 инвертируются на инверсных выходахтриггеров 36 — 38 (тем самым будут сформированы истинные значения знаков разностей A(r)B(r), A(r)-C(r) и B(r)-C(r) и поступят на входы

Z1, Z2, Z3 дешифратора. Дешифратор рагде i — номер очередного набора входных данных в соответствии с временной диаграммой на фиг.12: в первом такте — А(1), В(1) и С(1), во втором — А(2), В(2) и С(2), и т.д., в

r-м такте — A(r), B(r) и C(r). По фронту синхросигнала S в r-м такте происходит запись всех разрядов входных операндов A(r), B(r), С(г) в регистровые модули 1,2 — 1.8 и в регистровый модуль первого блока анализа 1, после чего выполняется обработка первых (младших) разрядов операндов A(r), B(r) и

C(r), на выходах Х, Y, Z первого блока анализа 1 появляются первые разряды операндов A(r), B(r), C(r), на выходах V1, V2, VÇ первого блока анализа появляются сигналы переноса Р1 дв, Р1 "дс, Р1 вс, на выходах регистровых модулей 1.2 — 1,8 появляются разряды со 2-го по 8-й входных операндов A(r), B(r), C(r). В следующем (r+1)м такте операнды A(r), B(r). C(r) переписываются в регистровые модули М второй строки 2,1, 2.3 — 2.8 и в первый регистровый модуль второго блока анализа 2, выполняется обработка вторых разрядов операндов

A(r), B(r), C(r) и формируются на выходах V1, V2, V3 второго блока анализа сигналы переносов Р2 "дц, Р2 дс и Р2 "цс. Одновременно в регистровые модули первой строки 1.2—

1.8 и в первый блок анализа 1 записываются соответствующие разряды входных операндов А(г+1), В(г+1), C(r+1), на выходах V1 — VÇ первого блока анализа формируются сигналы переносов Р1 AB. Р1 Ас и Р1 Вс, г+1 r+1 г+1

Далее обработка происходит конвейерным образом, причем в (r+2)-м такте на выходах блока анализа 1 формируются сигналы

Р1 + дв, Р1"+ дс, Р1"+ цс. на выходах блока г+1 анализа 2 формируются сигналы Р2 Ае

Р2" Ас, Р2 ес, на выходах блока анализа

3 формируются сигналы РЗ "AB, РЗ Ac, РЗ вс, и т,д, В (г+7)-м такте на выходах V1 — VÇ блока анализа 8 формируются сигналы переносов

Р8 дв, Р8 Ас, Р8ввс(которые, как отмечалось выше, являются инверсными значениями знаков соответственно разностей A(r)-B(r), A(r)-C(r) и B(r)-C(r), на выходах Х, Y, Z регистровых модулей 8.1 — 8,7 и блока анализа 8 появляются соответствующие разряды операндов А(г), B(r) и C(r). Указанные разряды в (r+8)-м такте перепишутся в регистровые модули 9-й строки 9.1 — 9,8 и поступят на информационные входы коммутатора 11. Одновременно сигналы с выходов V1 — VÇ блока анализа 8 запишутся в регистровый модуль

5 ботает в соответствии с таблицей истинности (фиг. 9), где Z1, Z2, ZÇ вЂ” знаки разностей соответственно A(r)-В(г), A(r)-C(r), B(r)-C(r);

У1, У2 —;D1, D2, D3 — сигналы управления коммутатором

11, формируемые на выходах дешифратора; графа "Комментарии" содержит результаты сравнения операндов А, В, С между собой, определенные на основе значений Z1, Z2, Z3, Значок Х в графе "Комментарии" означает, что указанная комбинация Z1, Z2, ZÇ не может быть получена ни при каких значениях А, В, С (при условии исправности всех элементов устройства). Значение D1 = "1"— определяет выдачу на выход коммутатора 11 операнда А, D2="1" — операнда В, 03 =- "1" — операнда С. Никакие два из сигналов D1, D2, 03 не могут одновременно иметь единичные значения, Таблица истинности на фиг. 9 может быть реализована в виде либо ПЛМ (фиг. 10), либо в виде комбинационной схемы (фиг, 11), Процедуры синтеза ПЛМ или комбинационных схем (фиг.

10. 11) на основе заданной таблицы истинности известны и здесь не рассматриваются, Сигналы S1. D2, DÇ, сформированные дешифратором в (г+8)-м такте, поступают на управляющие входы С1, С2, СЗ коммутатора

11, в результате чего на выходы R1 — R8 этого коммутатора выдаются разряды одного из чисел A(r). B(r), C(r) в зависимости от управляющих сигналов У1, У2 и значений A(r), B(r), C(r).

Таким образом. предложенное устройство обеспечивает выдачу на выход минимального. максимального или среднего из трех чисел. поступивших на входы. Быстродействие устройства определяется минимальным временем цикла Ts основного синхросигнала S и зависит от максимальной задержки переключения комбинационной цепи, включенной между триггерами регистровых модулей, Анализ описанной выше функциональной схемы показывает, что комбинационные цепи в устройстве содержат не более двух ярусов логических элементов, то есть переключаются за время 2 х, где z — задержка переключения одного логического элемента. Использование в регистровых модулях триггеров, работающих по фронту синхросигнала S и организованных по схеме "трех триггеров" позволяет оценить быстродействие триггеров величиной 5 т, в том числе 1 т — время предустанова информации на О-входе триггера относительно фронта синхросигнала, 4 т — задержка переключения состояния выхода триггера относительно фронта синхросигнала. В

1805463

10 этом случае минимальный период синхросигнала можно оценить величиной Ts = 5 с+2

t=7 r, Производительность устройства составит Q1 (1/Ts)=(1/7 с). При х=5 нс Q1=

= 30 млн on/c и не зависит от разрядности 5 входных операндов, В устройстве — прототипе простой подсчет показывает, что выходы устройства будут пере- ключаться с задержкой Т=с1+(и-1)t2+t3+t4= (2 t+(n—

1)3 т+2 r+1 т)=(Зп+2) z; где t1 — задержка 10 переключения сигналов на выходах первого блока анализа; с2 — задержка переключения сигналов на выходах блоков анализа со 2-го по и-й; сЗ вЂ” задержка переключения сигналов на выходах блока дешифрации; с4 — задержка переключения выходного коммутатора.

При с = 5, п=8 получаем T2=130 нс, 02=8 млн on/с.

При т = 5, n=16 получаем Т2=250 нс, Q2 =4 млн on/с, Выигрыш по производительности очевиден, при этом выигрыш тем больше, чем больше разрядность входных операндов, Предложенное устройство эффективно 25 реализуется в виде большой интегральной схемы. При использовании предложенного устройства для выполнения заданного объема операций при обработке большего количества данных в реальном масштабе времени экономия может возникнуть за счет использования меньшего количества устройств обработки, каждое из которых имеет более высокую производительность.

Формула изобретения

1. Устройство для сравнения двоичных чисел, содержащее и блоков анализа, где и — разрядность сравниваемых чисел, блок дешифрации и выходной и-разрядный коммутатор, причем первый, второй и третий выходы переноса i-го блока анализа (i= 1,2„„, и-1) соединены соответственно с первым, вторым и третьим входами переноса (i+1)-го блока анализа. выходы переноса 45 и-го блока анализа — с соответствующими информационными входами блока дешифрации, первый и второй управляющие входы которого являются входами задания режима устройства, первый, второй и тре- 50 тий выходы блока дешифрации соединены соответственно с первым, вторым и третьим входами управления разрядов коммутатора, выходы которого являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с 55 целью повышения быстродействия за счет организации конвейерной обработки данных, в него введены первая треугольная матрица регистровых модулей, состоящая из и-1 рядов регистровых модулей по n-> регистровых модулей в каждом ряду (j — номер ряда), вторая треугольная матрица регистровых модулей. состоящая из и рядов регистровых модулей по j регистровых модулей в каждом ряду (j — номер ряда), каждый регистровый модуль содержит три триггера, информационные входы которых являются соответствующими входами данных регистрового модуля, прямые и инверсные выходы триггеров — соответствующими прямыми и инверсными выходами регистрового модуля, входы синхронизации триггеров объединены и являются входом синхронизации регистрового модуля, причем выходы (j, k)-го регистрового модуля соединены с соответствующими входами данных (j+1,k)-го регистрового модуля, первый, второй и третий выходы (j, j+1)-го регистрового модуля первой треугольной матрицы соединены соответственно с первым, вторым и третьим входами данных (j+1)-го блока анализа (j=2,.... n), первый, второй и третий выходы (и, k)-го регистрового модуля второй треугольной матрицы соединены соответственно с первым, вторым и третьим входами данных k-го разряда коммутатора (k=1 „... n). первый, второй и третий выходы данных j-го блока анализа соединены соответственно с первым, вторым и третьим входами данных 0, i)-го регистрового модуля второй треугольной матрицы (j=1,..., n), первый. второй и третий входы данных первого блока анализа соединены с входами первых разрядов соответственно первого, второго и третьего чисел устройства, первый, второй и третий входы данных k-го регистрового модуля первого ряда первого треугольного массива соединены соответственно с входами k-x разрядов первого, второго и третьего чисел (k=2„... и) устройства. первый блок анализа содержит регистровый модуль и три элемента И-НЕ. причем первый, второй и третий входы данных первого блока анализа соединены соответственно с первым, вторым и третьим входами данных регистрового модуля первого блока анализа, первый прямой выход регистрового модуля первого блока анализа - с первым выходом данных первого блока анализа, первый инверсный выход — с первыми входами первого и второго элементов И-HE. второй прямой выход — с вторым выходом данных первого блока анализа и с вторым входом первого элемента И вЂ” НЕ, второй инверсный выход — с первым входом третьего элемента

И вЂ” НЕ, третий прямой выход — с третьим выходом данных первого блока анализа и

1805463

12 вторыми входами второго и третьего элементов И-НЕ, выходы первого, второго и третьего элементов И вЂ” НЕ являются соответственно первым, вторым и третьим выходами переноса первого блока анализа, остальные блоки анализа содержат каждый два регистровых модуля и три блока переноса, причем первый, второй и третий входы данных первого регистрового модуля блока анализа соединены соответственно с первым, вторым и третьим входами переноса блока анализа, первый, второй и третий входы данных второго регистрового модуля блока анализа — соответственно с первым, вторым и третьим входами данных блока анализа, первый, второй и третий прямые выходы первого регистрового модуля блока анализа — с первыми входами соответственно первого, второго и третьего блоков переноса, первый прямой выход второго регистрового модуля — с первым выходом данных блока анализа и вторыми входами первого и второго блоков переноса, второй прямой выход — с вторым выходом данных блока анализа и вторым входом третьего блока переноса, второй инверсный выход второго регистрового модуля соединен с третьим входом первого блока переноса, третий прямой выход — с третьим выходом данных блока анализа. третий инверсный выход — с третьими входами второго и третьего блоков переноса, выходы первого, второго и третьего блоков переноса являются соответственно первым, вторым и третьим выходами переноса блока анализа, каждый блок переноса содержит четыре элемента

И вЂ” НЕ, причем первый вход блока переноса соединен с первыми входами первого и второго элементов И-НЕ, второй вход — с вторым входом второго элемента И вЂ” НЕ и первым входом третьего элемента И-НЕ, а третий вход — с вторыми входами первого и третьего элементов И вЂ” НЕ. выходы первого, второго и третьего элементов И вЂ” НЕ соединены с входами четвертого элемента И вЂ” НЕ, выход четвертого элемента И вЂ” НЕ является выходом блока переноса, блок дешифрации содержит регистровый модуль и дешифратор, причем первый, второй и третий входы блока дешифрации соединены с первым, вторым и третьим входами регистрового модуля, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами дешифратора, четвертый и пятый входы которого соединены соответственно с первым и вторым управляющими входами блока дешифрации, первый, второй и третий выходы дешифратора являются соответственно первым, вторым и третьим выходами блока дешиф5

20 рации, входы синхронизации всех регистровых модулей в устройстве объединены и соединены с входами синхронизации устройства.

2. Устройство по п,1, от л и ч а ю ще ес я тем, что каждый разряд коммутатора содержит четыре элемента И вЂ” НЕ, причем первые входы первого, второго и третьего элементов И вЂ” НЕ являются соответственно первым, вторым и третьим выходами данных разряда коммутатора, а вторые входы— соответственно первым, вторым и третьим входами управления разряда коммутатора, выходы первого, второго и третьего элементов И вЂ” НЕ соединены с входами четвертого элемента И вЂ” НЕ, выход которого является выходом разряда коммутатора.

3, Устройство по п,1, о т л и ч а ю щ е ес я тем, что дешифратор реализован в виде программируемой логической матрицы, 4, Устройство по п,1. от л и ч а ю ще ес я тем, что дешифратор содержит пять элементов НЕ, шесть элементов ИЛИ, двенад25 цать элементов ИЛИ вЂ” НЕ, причем первый вход дешифратора соединен с входом первого элемента НЕ и с первыми входами первого — пятого элементов ИЛИ вЂ” НЕ, второй вход дешифратора соединен с входом вто30 рого элемента НЕ. с вторыми входами первого, третьего и пятого элементов ИЛИ вЂ” НЕ и с первыми входами шестого и седьмого элементов ИЛИ вЂ” НЕ, третий вход дешифратора — с входом третьего элемента НЕ, с

35 третьим входом третьего, вторыми входами шестого и седьмого элементов ИЛИ вЂ” НЕ и первыми входами восьмого и девятого элементов ИЛИ вЂ” НЕ, выход первого элемента

НЕ соединен с третьим входом шестого и

40 вторыми входами восьмого и девятого элементов ИЛИ вЂ” НЕ и первыми входами десятого и одиннадцатого элементов ИЛИ вЂ” НЕ, выход второго элемента НŠ— с вторыми входами второго, десятого, одиннадцатого, 45 третьим входом девятого и с первым входом двенадцатого элементов ИЛИ вЂ” НЕ, выход третьего элемента НЕ соединен с третьими выходами второго, пятого и одиннадцатого элементов ИЛИ вЂ” НЕ и вторыми входами чет50 вертого и двенадцатого элементов ИЛИ—

НЕ, четвертый вход дешифратора — с входом четвертого элемента НЕ и первыми входами первого и второго элементов ИЛИ, пятый вход дешифратора — с входом пятого эле55 мента НЕ и вторым входом первого и первым входом третьего элементов ИЛИ, выход четвертого инвертора соединен с вторым входом третьего элемента ИЛИ, выход пятого инвертора — с вторым входом второго элемента ИЛИ, выход первого элемента

1805463

168/Я!И Юй1Я.1 Я1У1И 1Ж 1У Ы ТЗЫТ31И611И 1б1й!И2 1И!5!Я

ИЛИ вЂ” с третьими входами первого, восьмого и двенадцатого элементов ИЛИ вЂ” НЕ, выход второго элемента ИЛИ вЂ” с четвертыми входами второго, третьего, пятого, шестого, девятого и одиннадцатого элементов ИЛИ вЂ” 5

НЕ, выход третьего элемента ИЛИ вЂ” с третьими входами четвертого, седьмого и десятого элементов ИЛИ-НЕ, выходы первого, второго, шестого и десятого элементов

ИЛИ вЂ” НŠ— с входами четвертого элемента 10

ИЛИ, выход которого является первым выходом дешифратора, выходы третьего, четвертого, восьмого и одиннадцатого элементов ИЛИ вЂ” НŠ— с входами пятого элемента ИЛИ, выход которого является вторым выходом дешифратора, выходы пятого, седьмого, девятого и двенадцатого элементов ИЛИ вЂ” НŠ— с входами шестого элемента

ИЛИ, выход которого является третьим выходом дешифратора.

1805463

Фиг.2

1805463

R !

J г

Ф5 !

Г

1805463

Фыг, 9 йлг. IG

1805463

1805463 (лн)т

Составитель О. Подрубный

Техред M.Ìoðãåíòàë Корректор В, Петраш

Редактор

Заказ 943 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101