Станция локальной вычислительной сети

Станция локальной вычислительной сети

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной технике и может использоваться при построении, в частности, локальных вычислительных сетей персональных ЭВМ. Цель изобретения - повышение быстродействия. Цель достигается тем, что устройство содержит первый и второй шинные преобразователи, дешифратор, блок управления, блок постоянной памяти, преобразователь разрядности, блок управления моноканалом, первый и второй блоки управления прямым доступом в память, блок оперативной памяти, преобразователь манчестерского кода, формирователь контрольных разрядов. 11 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 13/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

В ЕДОМ СТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4845111/24 (22) 29,06,90 (46) 30.03,93, Бюл, ¹ 12 (75) А.Л.Ковш, Ю,Н.Кочелаевский, Л.П.Севрукевич и А,Я.Гладун (56) Авторское свидетельство СССР

¹ 1478221, кл, G 06 F 13/00, 1986.

Контроллер для локальной сети ЕС

1839,0004, Техническое описание и инструкция по эксплуатации 662451. 090,507 ТО, 1988. (54) СТАНЦИЯ ЛОКАЛЬНОЙ ВЫЧИСЛИТЕЛЬНОЙ СЕТИ

Изобретение относится к цифровой вычислительной технике и может быть использовано в распределительных вычислительных системах и сетях ЭВМ, в частности в локальных сетях для организации взаимодействия между компонентами сетей и систем.

Целью изобретения является повышение быстродействия, На фиг.1 представлена структурная схема станции; на фиг.2 — структурная схема блока управления; на фиг.3 — пример выполнения функциональной схемы селектора адреса; на фиг,4 — пример выполнения функциональной схемы преобразователя разрядности; на фиг.5 — пример выполнения функциональной схемы первого контроллера прямого доступа; на фиг.б — пример выполнения второго контроллера прямого доступа; на фиг.7 — пример выполнения контроллера моноканала; на фиг.8 — пример выполнения преобразователя манчестерского кода; на фиг,9 — пример выполнения

„„Я „„1805474 А1 (57) Изобретение относится к цифровой вычислительной технике и может использоваться при построении, в частности, локальных вычислительных сетей персональных ЭВМ. Цель изобретения — повышение быстродействия, Цель достигается тем, что устройство содержит первый и второй шинные преобразователи, дешифратор, блок управления, блок постоянной памяти, преобразователь разрядности, блок управления моноканалом, первый и второй блоки управления прямым доступом в память, блок оперативной памяти. преобразователь манчестерского кода, формирователь контрольных разрядов, 11 ил. функциональной схемы арбитра внутренней шины блока управления; на фиг.10 — пример выполнения функциональной схемы формирователя управляющих сигналов блока управления; на фиг,11 — пример выполнения функциональной схемы формирователя запросов.

Устройство (фиг.1) содержит первый 1 и второй 2 шинные преобразователи, дешифратор 3, блок 4 управления, блок постоянной памяти 5, преобразователь разрядности 6, блок управления моноканалом 7. первый 8 и второй 9 блоки управления прямым доступом в память, блок 10 оперативной памяти, преобразователь манчестерского кода 11, формирователь контрольных разрядов 12.

Шина данных ЭВМ через первый шинный преобразователь подключена к блоку 4 управления, блоку 5, преобразователю разрядности 6.

Между шиной адреса ЭВМ и внутренней шиной адреса включен второй шинный

1805474 столкновение; данные (к/от контроллера моноканала); блокировка, DTFO

DTF0

DEO }

DEO

Первая группа входов и выходов блока

7 подключены, соответственно, к первой группе входов и выходов преобразователя манчестерского кода 11 и включает в себя следующие сигналы:

Контроллер Преобразователь моноканала манчестерского кода

MOI TF — режим передачи;

DTF Отв — передаваемые данные;

DE DE — блокировка блока доступа;

Р1 СОI его — столкновение; преобразователь 2, Шина адреса ЭВМ подключена ко входам дешифратора 3, адресным входам блока 5, а младший разряд адресной шины подключен также ко второй группе входов блока 4 управления, которая включает в себя, кроме того, следующие сигналы:

IOW — запись в порт;

lOR — чтение порта;

DACK — предоставление ПДП; .Т/С вЂ” конец передачи ПДП;

AEN — разрешение передачи ПДП;

CLK — тактовая частота процессора;

P ESET — сброс; и, возможно, 0SC — опорная частота внутреннего генератора процессора, в случае, если этот сигнал используется для синхронизации работы первого 8 и второго 9 блоков управления прямого доступа в память. (Этот сигнал может быть взят с выхода преобразователя манчестерского кода 11, Выбор того или иного сигнала определяется быстродействием блока 10, 8 и 9 блоков, Первая группа выходов блока 4 управления подключена к управляющим входам процессора и включает в себя следующие сигналы:

I/O СН RDY — удлинение цикла вводавывода процессора;

DRQ — запрос прямого доступа;

IRQ — запрос прерывания;

1/O СН СК вЂ” ошибка ввода-вывода (при необходимости), Вторая группа входов и вторая группа выходов преобразователя манчестерского кода 11, подключенные к выходу станции, включают следующие сигналы:

DR CI

DRCI

} данные (к/от моноканалэ);

Е1 СН FL — признак несовпадения контрольных сумм;

SYNRC RC+SYN — синхрониза5 ция приема;

DRC DRCO — принимаемые данные;

SYNTE SYN — тактовая частота, Вторая группа выходов блока 7 подключена к первой группе входов блока 8 и включает следующие сигналы (одноименные для входов и выходов):

ENDWR — признак конца записи;

ERWR — признак ошибки записи;

15 PQWR — сигнал запроса записи;

PQRD — сигнал запроса чтения;

ERRD — признак ошибки чтения;

ENDRD — признак конца чтения, Вторая группа входов блока 7 подклю20 чена ко второй группе выходов блока 8 и включает следующие сигналы (одноименные для входов и выходов):

ER — признак нечетности КПД1;

CWR — строб записи;

EPWR — признак конца страницы записи;

RAWR — признак готовности прямого доступа к записи;

EPRD — конец страницы;

CRD — строб чтения, 30 RARD — признак готовности прямого доступа к чтению. управляющий вход дешифратора 3 подключен к выходу разрешения адреса прямоrо доступа процессора, первый выход — ко входу выборки блока 7, вторая группа выходов — к первой группе входов блока управления 4, третья группа входов блока управления 4 подключена к выходам запросов на прерывания контроллера монокана40 ла 7 и включает в себя сигналы:

INRRC — запрос прерывания от приемника контроллера моноканала 7;

1NRTF — запрос прерывания от передатчика контроллера моноканала 7;

45 Четвертая группа входов блока управления 4 подключена к первой группе выходов блока 8 и включает в себя следующие сигналы:

CWR — строб записи;

50 CRD — строб чтения;

RQB запрос внутренней шины;

Пятая группа входов блока 4 управления подключена к группе выходов блока 9 и включает в себя следующие сигналы:

RARD — выход признака готовности прямого доступа;

RAWR — выход признака наличия страницы;

CWR — строб записи;

CRD — строб чтения;

1805474

Второй выход блока управления 4 подключен ко входу выборки блока 5, третий и четвертый выходы — ко входам выборки и направления передачи, соответственно, шинного преобразователя 1, пятый и шес- 5 той выходы — ко входам записи (CWRO) и чтения (CRDO) портов блока 7, 8 и 9 блоков, седьмой выход — к управляющему входу шинного преобразователя 2, восьмая группа выходов — к группе управляющих входов преобразователя разрядности 6, девятый и десятый выходы — ко входам запросов записи (RQWR) и чтения (RQRD) блока 9, одиннадцатый выход — ко входам занятости (BUSY), 8 и 9 блоков, двенадцатый и тринадцатый выходы блока управления подключены, соответственно, ко входам конца записи (ENDWR) и конца чтения (ENDRD) блока 9, четырнадцатый выход — ко входу управления формирователя контрольных разрядов

12.

Третий и четвертый выходы дешифратора 3 подключены ко входам выборки (CS), соответственно, 8 и 9 блоков, Входы управления записью и чтением блока 10 подключены к соответствующим выходам (CWRM, CRDM) 8 и 9 блоков, Шинный преобразователь 1 предназначен для подключения шины данных процессора к блокам станции и обеспечивает энергетическое и логическое сопряжение.

Шинный преобразователь 2 предназначен для подключения младших разрядов А1, А2, АЗ шины адреса к внутренней шине адреса в циклах записи или чтения портов блока 7, 8 и 9 блоков.

Дешифратор 3 формирует сигналы выборки блоков станции.

Блок управления 4 формирует управляющие сигналы для 1 и 2 шинных преобразователей, преобразователя разрядности 6, блока 7, 8 и 9 блоки управления прямым доступом в память формирователя контрольных разрядов 12, процессора в зависимости от выходных сигналов процессора, дешифратора 3, блока 7, 8 и 9 блоков.

Блок постоянной памяти 5 хранит уникальный адрес станции, Преобразователь разрядности 6 служит для преобразования восьмиразрядной шины данных процессора в шестнадцатиразрядную внутреннюю шину данных.

Блок управления моноканалом осуществляет прием кадра данных, поступающего с преобразователя манчестерского кода

11, и выдачу сформированного кадра данных в преобразователь манчестерского кода 11, Блок 8 управления прямым доступом в память выполняет функции по управлению

55 блока 10 в режиме обмена информацией между блоком 10 и блоком 7.

Блок 9 управления прямым доступом в память выполняет функции по управлению блоком 10 в режиме обмена информацией между блоком 10 и процессором.

ОЗУ 10 выполняет роль буферного и служит для приема кадра из моноканала и хранения кадра, принятого от процессора до передачи его в моноканал.

Преобразователь манчестерского кода

11 преобразует последовательный код в манчестерский при передаче кадра в моноканал и манчестерского в последовательный при приеме кадра из моноканала„

Формирователь контрольных разрядов

12 служит для .формирования контрольных разрядов при передаче данных в контроллер моноканала 7, а также при записи в порты блоков 7, 8 и 9.

Станция локальной сети работает следующим образом.

При включении питания станции производится установка блоков станции в исходное состояние, при этом триггер готовности блока управления 4 устанавливается в такое состояние, при котором запрещается выдача запросов прерывания и прямого доступа в ЭВМ, запросов записи и чтения в блок 9.

Дал ьнейшую работу стан ции рассмотрим для случая, когда блок оперативной памяти 10 выполнен емкостью на один кадр для принимаемых и на один кадр для передаваемых данных.

Далее осуществляется программирование 8 и 9 блоков со стороны ЭВМ, которое заключается в пометке всех страниц как занятых.

Затем осуществляется программирование блока 7, для чего программируется регистр команд блока 7 и регистр адреса, для программирования которого ЭВМ предварительно считывает адрес с блока постоянной памяти 5.

В блок 8 записывается начальный адрес внутри страницы, с которого будет производиться запись данных, получаемых из моноканала, а также производиться пометка одной страницы как свободной, Для понимания сущности работы станции локальной сети рассмотрим выполнение операций записи информации, получаемой из моноканала в блок 10 и последующей выдачи в ЭВМ, и передачи информации из ЭВМ в блок 10 и последующей выдачи в моноканал.

Блок 7 постоянно "прослушивает" моноканал и в случае появления передачи производит прием и дешифрацию адресной части

1805474

20

30

40

50 передаваемого кадра информации, Если принятый адрес совпадает с адресом станции, блок 7 осуществляет прием информации. Из битовой последовательности данных, поступающей с выхода преобразователя манчестерского кода 11 на вход блока 7, последний формирует слова (два байта) данных, По окончании формирования слова данных блок 7 вырабатывает сигнал запроса записи (RQWR), поступающий на один из входов первой группы входов блока

8. Получив сигнал запроса записи, блок 8 осуществляет захват внутренних шин, предварительно определив, что они не используются 3ВМ или блоком 9. ДЛя целей арбитража служит сигнал занятости внутренних шин (BUSY), а также сигналы первой группы выходов первого контроллера прямого доступа 8 (CWR, CRD, RQB). Арбитраж осуществляется арбитром блока управления 4, В случае, если шина свободна, сигнал BUSY находится в состоянии логической единицы.

В этом случае, захватив внутренние шины, первый контроллер прямого доступа 8 формирует свой сигнал BUSY, а также строб записи (CWR), поступающий в блок 7. При получении этого сигнала слово данных с информационных выходов блока 7 поступает на внутреннюю шину данных, и блок 7 сбрасывает сигнал запроса записи.

Затем с адресных выходов блока 8 в блок 10 через внутреннюю шину адреса поступает код адреса ячейки памяти, по которому будет производиться запись слова данных, а также сигнал записи в память (CWRM), по которому происходит запись слова данных по указанному адресу.

В момент окончания записи блок 8 снимает сигнал строб записи (CWR), По снятии этого сигнала в первом контроллере прямого доступа происходит увеличение значения адреса на единицу для следующего слова данных. Одновременно блок 8 снимает свой сигнал BVSY, При снятии сигнала BUSY освобождаются внутренние шины адреса и данных.

Параллельно с этим блок 7 осуществляет прием битовой информации, поступающей с выхода преобразователя манчестерского кода 11 и формирования следующего слова данных. При поступлении на вход блока 8 следующих сигналов запроса записи (PQWR) процедура записи слов в оперативное запоминающее устройство 10 происходит как указано выше.

Прием кадра и запись сформированных из него слов в блок оперативной памяти 10 происходит до завершения передачи в моноканале. После этого блок 7 проверяет правильность приема кадра (по номинальной контрольной сумме) и, в случае нормального завершения производит следующие действия: — формирует байт состояния, содержащий информацию о нормальном завершении операции записи и о номере заполненной страницы оперативного запоминающего устройства; — формирует сигнал прерывания INRRC, который с выхода блока 7 поступает на вход блока управления 4; формирует сигнал конца записи (ENDWR), который с выхода блока 7 поступает на вход первой группы входов блока 8.

По сигналу конца записи (ENDWR) в блоке 8 восстанавливается значение начального адреса внутри страницы и помечается заполненная страница, как занятая.

Так как другие страницы блока 8 были предварительно помечены как занятые, то сигнал признака наличия страницы (PAWR) снимается.

Одновременно происходит обработка сигнала прерывания INRRC, который через формирователь запросов блока управления

4 поступает в ЭВМ, ЭВМ считывает слово состояния станции, состоящее из запросов прерывания INRRC, INRTF, а также из запроса прерывания от блока 9, формируемого из сигналов RAWR, RARD и сигнала с триггера готовности блока управления. (Сюда же может быть заведен сигнал с триггера ошибки, который может быть введен для фиксации ошибок по сигналам ER с выходов блоков 8 и 9. При чтении слова состояния станции определяется источник прерывания, B описываемом случае источником прерывания является приемник блока 7, поэтому ЭВМ производит чтение слова состояния приемника блока 7. По результатам анализа слова состояния принимается ре- . шение, передавать ли кадр в память ЭВМ из

ОЗУ 10 или считать страницу, в которую был принят кадр, свободной, В первом случае производится программирование блока 9, при этом информация о длине кадра предварительно считывается из регистра длины массива блока 8.

После программирования блока 9 íà его выходе устанавливается сигнал готовности прямого доступа RARD, который вызывает появление сигнала зароса чтения RQRD на десятом выходе блока управления (фиг.13), Если внутренняя шина станции свободна, то блок 9 формирует сигнал строб чтения CRD, по началу которого вырабатывается запрос прямогодоступа в ЭBMDRQ, иоткрываются регистры-защелки преобразователя разрядности 6. Получив сигнал запроса прямо1805474

30

40

50

55 го доступа DRQ, процессор вырабатывает сигналы AEN-, DACK и IOR, причем по сигналу IOR выводится из третьего состояния регистр-защелка, хранящий младший байт считанной из блока 10 информации, После окончания сигнала АЕйусловия для выработки запроса прямого доступа DRQ в процессор восстанавливаются и по очередному циклу прямого доступа из преобразователя разрядности принимается старший байт считанного из блока 10 слова, По окончании второго сигнала DACK вырабатывается новый запрос чтения RQRD и далее процесс повторяется до тех пор, пока не появится сигнал процессора т/е, который собщает о том, что идет прием последнего байта в процессор. По началу этого сигнала вырабатывается сигнал конец чтения ENDRD, который поступает на соответствующий вход блока 9, вызывая снятие сигнала готовности прямого доступа

RARD. Со снятием сигнала RARD исчезает одно из условий для выработки сигналов запроса чтения RQRD и процесс передачи блока данных в процессор из блока 10 заканчивается. По окончании чтения вырабатывается сигнал запроса прерывания IRQ, поступающий в процессор. По этомусигналу процессор считывает слово состояния станции и опредеяет, что прерывание было по окончании передачи данных из блока 10 в ЭВМ. При чтении слова состояния станции запрос прерывания снимается. Страница, из которой закончен прием информации, помечается в блоке 8, как свободная, для чего подается команда записи в определенный порт данного блока 8.

Процесс передачи блока данных из процессора в моноканал так же, как и процесс приема происходит в два этапа: передача блока данных из процессора в блок 10 и передача данных из блока 10 в моноканал, Для передачи блока данных из процессора в блок 10 предварительно программируется находящийся в процессоре, затем блок 9.

Программирование 9 заключается в записи начального адреса, длины блока данных во внутренние регистры блока 9 и очистке одной страницы. После программирования блока 9 на запись в блок 10, на выходе готовности прямого доступа к записи RAN/R появляется потенциал логической единицы, появление которого приводит к выработке запроса прямого доступа DRQ e процессор.

Представляя прямой доступ, процессор вырабатывает сигналы AEN, DACK и IOW, которые пос-упают в станцию, По сигналу IOW производится запись младшего байта в регистр преобразователя 6 разрядности.

После снятия сигнала AEN, восстанавливаются условия для выработки нового запроса прямого доступа DRQ. После подачи запроса DRQ процессор производит передачу старшего байта, который фиксируется в другом регистре преобразователя разрядности

6, После окончания второго сигнала DACK, вырабатывается сигнал запроса записи

RQWR, который поступает на одноименный вход блока 9. Если внутренняя шина станции свободна, т.е, сигналы BUSY u RQB находятся в неактивном состоянии, то блок

9 вырабатывает сигнал строб записи CWR, по которому снимается запрос записи

RQWR, После окончания сигнала строб записи CWR, по которому снимается запрос записи CWR слово данных с преобразователя разрядности 6 оказывается записанным по начальному адресу, выданному блоком 9 в сопровождении сигнала записи в память

CWRM, Процесс передачи последующих слов повторяется. При этом блок 9 в каждом цикле записи наращивает адрес на шине адреса, Во время передачи последующего байта данных из заданного массива данных, процессор устанавливает сигнал Т/С, после получения которого станция выполняет последний цикл записи слова в блок 10, после окончания которого вырабатывается сигнал конца записи ENDWR, который поступает на одноименный вход блока 9 и возвращает сигнал готовности прямого доступа при записи (RAWR в неактивное состояние, Первый этап передачи данных из процессора в моноканал заканчивается формированием сигнала запроса прерывания IRQ в процессор. ЭВМ, обрабатывая этот запрос, производит чтение слова состояния станции, определяя источник возникновения запроса прерывания. Определив, что прерывание вызвано окончанием передачи данных в ЭВМ в блок 10 в режиме прямого доступа, ЭВМ производит программирование блока 8 на передачу данных из блока 10 в моноканал, Программирование первого контроллера прямого доступа заключается в записи данных в регистр начального адреса канала чтения (при необходимости, т.е„если этот адрес изменяется) и в регистр длины массива, по записи информации, в который на выходе первого контроллера прямого доступа 8 устанавливается сигнал готовности прямого доступа в режиме чтения из ОЗУ 10 RARD, Если блок 7 готов к выдаче данных в моноканал, т,е., если он не занят приемом данных из моноканала и после последнего приема прошло определенное время, заданное протоколом канального уровня, то контроллер моноканала формирует сигнал запроса чтения RQRD, который поступает на один из входов блока 8.

1805474

55

Блок 7 начинает побитовую выдачу принятого байта через преобразователь манчестерского кода в моноканал и формирует новый сигнал запроса чтения RQRD, который вызывает следующий цикл в работе блока 8. Следующие циклы выполняются точно так же, как описано выше. После выдачи всего блока данных, блок 8 формирует сигнал конца страницы чтения ERRD. Указанный сигнал с выхода блока 8 поступает на один из входов блока 7. При поступлении этого сигнала блок 7 выдает сигнал конца чтения ENDRD, который сбрасывает сигнал готовности прямого доступа RARD. Контроллер моноканала выполняет, кроме того, следующие действия; — формирует слово состояния, содержащее информацию о нормальном завершении операции выдачи данных в моноканал; — формирует сигнал прерывания INRTF, который поступает в блок управления 4.

По сигналу прерывания ЭВМ считывает слово состояния станции и, определив, что прерывание было по окончании передачи в моноканал, считывает слово состояния передатчика контроллера моноканала 7.

Основные функции по реализации описанного выше алгоритма работы станции локальной сети выполняет блок управления

4, состоящий из следующих основных блоков: арбитра шины 13, узла формирования управляющих сигналов 14, передатчика 15, узла формирования запросов 16, триггера

17 (фиг.2), Дешифратор, пример выполнения которого приведен на фиг,3, содержит элементы 2 ИЛИ вЂ” НЕ 18, 8 И вЂ” НЕ 19, дешифратор 20, элементы 2 И вЂ” 21, 5 И вЂ” НЕ 22. Дешифратор 3 формирует сигналы выбора CS блоков 8 и 9, блока 7, являющиеся, соответственно, третьим, четвертым и первым выходами дешифратора 3, а также сигналы, определяющие выбор блока 5, слово состояния станции и общий выбор станции в режиме ввода-вывода в ее порты, входящие во вторую группу выходов дешифратора 3.

Преобразователь разрядности 6 выполняет функции по преобразованию восьмиразрядной шины данных ЭВМ (в режиме прямого доступа к памяти современных

ЭВМ, например, типа PC/AT, обмениваются только байтами) в шестнадцатиразрядную внутреннюю шину данных в режиме вывода данных из внутреннего ОЗУ и регистров и преобразование шестнадцатиразрядной внутренней шины данных в восьмиразрядную при чтении портов блоков 7, 8, 9, подключенных к внутренней шине данных станции и при чтении блока 10 в режиме прямого доступа. Преобразователь разрядности 6 содержит четыре восьмираз5

50 рядных регистра-защелки 23, 24, 25, 26 (фиг,4). При передаче информации из ЭВМ к блокам станции, подключенным к внутренней шине данных, младший байт данных записывается в регистр 23, старший — в регистр 24 сигналами 1,5 по входам управления записью Е, Чтение слова информации на внутреннюю шину данных осуществляется выводом регистров 23, 24 из высокоимпедансногосостояния сигналом 9 по входам EZ.

Чтение информации с блоков станции, подключенных к внутренней шине данных, осуществляется в два этапа. СНачала слово данных, поступающее на входы регистров

25, 26, фиксируется в них по сигналу 4 на входе записи Е обоих регистров 25, 26. Чтение младшего и старшего байта, зафиксированного в регистрах 25, 26, осуществляется поочередным выводом из высокоимпедансного состояния по сигналам 3, 6 на входах

EZ регистра 25 и регистра 26, причем регистр 25 открывается при чтении байта с четным адресом, а регистр 26 — с нечетным.

Сигналы, управляющие записью, чтением и выводом из высокоимпедансного состояния регистров 23, 24, 25, 26 преобразователя разрядности 6, поступают с выходов формирователя управляющих сигналов 14 блока управления 4 и входят в его восьмую группу выходов.

Арбитр шины 13 блока управления выполняет функцию арбитража внутренних шин станции. Эту же функцию выполняют блоки 8 и 9 с помощью сигналов BUSY, RQB,BPRN. Причем арбитр шины 13 выполняет арбитраж внутренних шин при выполнении операций записи и чтения портов блоков 7, 8, 9, а блоки 8 и 9 выполняют арбитраж при осуществлении прямого доступа к ОЗУ 10, Для выполнения этой задачи блоку 8 (фиг.5) присвоен высший приоритет подключения входного сигнала последовательного приоритета BPRN к потенциалу логической единицы, выход последовательного приоритета блока 8 RQB подключен ко входу последовательного приоритета блока 9 BPRN (фиг.6) и к одному из четвертой группы входов блока управления 4, в которую входят также сигналы строба чтения CRD и строба записи CWR блока 8. Сигналы занятости

BUSY блоков 8 и 9 выполнены с общим коллектором и объединены между собой.

Сигнал BUSY появляется одновременно с сигналами записи и чтения в 03Y CWRM, CRDM и со стробами записи и чтения CWR, CRD блоков 8, 9, а заканчиваются за один такт тактовой частоты ClKB до окончания указанных сигналов, Сигнал RQB появляет13

1805474

14 из ЭВМ и приеме данных из моноканала в другую страницу блока 10.

Как указывалось выше, арбитр шины 13 блока управления предназначен для избежания конфликтов на внутренних шинах при обращении к портам блоков 7, 8, 9, Арбитр шины содержит (фиг.9) элементы 2 И—

27, 2 ИЛИ вЂ” 28, 3 И вЂ” НЕ 29, триггеры 30, 31, элементы НЕ с открытым коллектором 32, 33 и регистры 34, 35.

При записи старшего байта информации в регистр 24 преобразователя разрядности 6 или при чтении младшего байта информации из регистра 25 преобразователя разрядности 6, одновременно осуществляется обращение к внутренним шинам станции. При этом сигнал с выхода формирователя управляющих сигналов 14 блока управления 4 разблокирует триггеры 30, 31 и по первому тактовому импульсу от ЭВМ

CLK происходит установка одного из триггеров 30, 31 в зависимости от состояния потенциала на объединенных между собой

0-входах этих триггеров. Причем, если блок

8 производит цикл обмена между блоком 10 и блоком 7, или уже поступил запрос RQB на обмен, то потенциал на D-входе триггеров

30,31 соответствует уровню логической единицы (т.к, активный уровень сигналов CWR, CRD, ROB — отрицательный), Триггер 30 переключится в состояние логической единицы и выработает сигнал неготовности 1/О

СН RDY к ЭВМ. Этот сигнал удлиняет цикл ввода-вывода ЭВМ. Как только блок 8 закончит свой цикл обмена, т.е. снимутся все активные сигналы из RQB, CWR,CRD и с выхода элемента на D-входы триггеров 30,31 поступает потенциал логического нуля, который по первому же импульсу CLK зафиксируется в триггерах 30, 31, снимая сигнал неготовности 1/О СН RDY и устанавливая сигнал занятости BUSY, который запрещает работу блока 8 в случае поступления на него запросов на обмен информацией. После окончания сигналов чтения или записи в порты IOR или IOW, триггер 31 по входу S устанавливается в исходное состояние и блокируется триггер 30.

Формирователь управляющих сигналов

14 блока управления 4 содержит (фиг,11) инверторы 36, 37, 38, 39, 41, 43, 44, 61, 63, 10

55 ся не менее, чем за один такт до появления указанных выше сигналов, а заканчивается через такт после их начала. Таким образом, длительности сигналов RQB, BUSY составляют два такта частоты CLKB, а сигналов 5

CRD, CWR, CWRM, CRDM — 3 такта, Указанные связи позволяют избежать конфликтов на внутренних шинах при одновременном заполнении страницы блока 10 элементы 2И вЂ” НЕ 40, 45, 46, 47, 57, 60, 62, элемент 2ИЛИ 42, элементы 2 И 48, 56, 64, элементы 3 И вЂ” НЕ 49, 50, 51, 52, 53, 54, 55, 58, 59. Формирователь управляющих сигналов 14 формирует сигналы управления направлением передачи на элементе 2И вЂ” НЕ

47 и выбором на элементе 2И вЂ” НЕ 46 шинного преобразователя 1 (соответственно, четвертый и 3-й выходы блока управления 4), открытием шинного формирователя 2 на элементе 2И вЂ” НЕ 45 (седьмой выход блока управления 4), выбора блока 5 на элементе

ЗИ вЂ” НЕ 49 (второй выход блока управления

4), управления записью и чтением портов блоков 7, 8, 9 на элементах ЗИ вЂ” НЕ 59, 58; управления преобразователем разрядности

6 на элементах 53, 54, 55, 61, 62, 63, 56, 57 (восьмая группа выходов блока управления

4), управления формирователем контрольных разрядов 12 на элементе 2И 48 (двенадцатый выход блока управления 4), управления работой арбитра шины 13 на элементах 52, 60, 53, 64, управления передатчиком 15 и формирователем запросов 16 блока управления 4 на элементе ЗИ вЂ” НЕ 51, управления триггером готовности 17 блока управления 4 на элементе ЗИ вЂ” НЕ 50, Формирователь запросов 16 блока управления 4 содержит (фиг.11) инверторы 65, 66, 67, 72, 73, 75, элементы 2 И вЂ” НЕ 68, 76, 78, 83, 84, 86, триггеры 69, 70, 74, 79, 89, элементы 2И 71, 77, 88, 90, 91, элементы

ЗИ вЂ” НЕ 81, 82, 80, 87.

Формирователь запросов вырабатывает сигналы запросов прерывания IRQ и прямого доступа DRQ к ЭВМ, сигналы запросов записи RQWR и чтения RQRD и конца записи ENDWR и чтения ENDRD ко второму контроллеру прямого доступа.

Работу формирователя запросов 16 блока управления рассмотрим для режимов чтения и записи блока 10. При программировании блока 9 на чтение из блока 10 на его выходе готовности прямого доступа

RARD устанавливается потенциал логического нуля, который поступает через инвертор 75 на входы элементов 82, 83, После установки триггера готовности 17 блока управления 4 в состояние логической единицы, что осуществляется программно от Э ВМ после программирования внутреннего контроллера прямого доступа, на выходе элемента 82 устанавливается потенциал логического нуля, который используется в качестве запроса чтения RQRD, В случае, если сигналы BPRN u BUSY на входах блока

9 находятся в состоянии логической единицы, то по очередному фронту тактовой частоты CLKB установятся сигналы CRD, CRDM, BUSY и адрес, По сигналу строб чте16

1805474

5

35

45

55 ния CRD триггер 74 установится в состояние логической единицы и через элементы 83, 86 и 87 устанавится в состояние логической единицы триггер 89, который через элемент

90 сформирует сигнал запроса прямого доступа в ЭВМ, Установка триггера 74 приведет к снятию запроса чтения RQRD, Предоставление прямого доступа начинается с установки сигнала AEN, который, проходя через элементы 85 и 87, разблокирует триггер 89 по S-входу. При появлении сигнала DACK, который через элементы 65, 67 и 88 поступает на R-вход триггера 89, триггер 89 возвратится в исходное состояние и снимет сигнал DRQ. По сигналу чтения IOR младший байт информации считывается с преобразователя разрядности 6. К этому моменту истинная информация уже поступает на входы регистров 25, 26, т,к. с момента запроса

DRQ до момента выдачи сигнала чтения IOR проходит интервал времени, равный как минимум пяти тактам тактовой частоты ЭВМ

CLK, что значительно превышает время выборки блока 10. После считывания младшего байта информация ЭВМ снимает сигнал

DACK, no которому установится в состояние логической единицы триггер 69, После окончания действия сигнала AEN S-вход триггера 89 опять оказывается под потенциалом логического нуля, что приводит к повторной установке триггера 89 и выработке нового запроса DRQ. Процесс работы повторяется до окончания второго сигнала DACK, который возвратит счетный триггер 69 в состояние логического нуля. Благодаря связи инверсного выхода триггера 69 с С-входом счетного триггера 74, триггер 74 после окончания второго сигнала DACK возвратится в исходное состояние, что приведет к формированию очередного запроса чтения RQRD, Далее процессы формирования сигналов

RQRD u DRQ будут повторяться до тех пор, пока ЭВМ не установит сигнал последнего цикла прямого доступа Т/С. Сигнал Т/С через элемент 68 поступает íà S-вход триггера

70 и устанавливает его в состояние логической единицы. Этот же сигнал используется в качестве сигнала конца чтения ENDRD, который снимает сигнал готовности прямого доступа RARD, Через элементы 78, 80, 91 сигнал с выхода триггера 70 вырабатывает запрос прерывания IRQ.

В режиме записи в блок 10 после программирования блока 9 сигнал готовности прямого доступа в режиме записи RAWR устанавливается в состояние логической единицы. Этот сигнал поступает на входы элементов 77, 81, 84. Т.к. в исходном состоянии на инверсном выходе триггера 74 потенциал логической единицы, который поступает на второй вход элемента 2И вЂ” НЕ

84, то на выходе этого элемента устанавливается потенциал логического нуля, а на выходе элемента 2И вЂ” НЕ 86 — потенциал логической единицы, который через элемент ЗИ-НЕ 87 устанавливает íà S-входе триггера 89 потенциал логического нуля, Этот потенциал устанавливает триггер 89 в

"единичное" состояние, формируя через элемент 90 запрос прямого доступа в ЭВМ

DRQ, Отработка запроса прямого доступа происходит аналогично тому, как в режиме чтения блока 10. Отличие в том, что триггер

74 установится (а не сбросится) после получения второго по счету сигнала DACK.

Установка триггера 74 в состояние логической единицы приводит к формированию через элемент ЗИ вЂ” НЕ 81 сигнала запроса записи RQWR, поступающего на соответствующий вход блока 9. В случае, если сигналы BUSY u BPRN на входах блока 9 находятся в состоянии логической единицы, то по очередному фронту тактовой частоты

CLKB одновременно выставятся начальный адрес первого слова блока 10, сигналы CWR, CWRM, BUSY, По установке сигнала CWR, триггер 74 через элемент 71 возвратится в исходное состояние и снимет сигнал запроса записи RQWR, но создает условия для установки триггера 89 по S-входу по цепочке элементов 84, 86, 87 в состояние логической единицы, что вызывает формирование очередного запроса прямого доступа DRQ в

ЭВМ, Далее процесс формирования адресов DRQ u RDWR будет повторяться до получения сигнала ЭВМ T/С, сигнализирующего о передаче в режиме прямого доступа последнего байта информации из ЭВМ. Этот сигнал по S-входу установит триггер 70 в состояние логической единицы, Сигнал с прямого выхода триггера 70 разрешит прохождение последнего строба записи CWR через элемент 2И вЂ” Н Е на С-вход триггера 79, который по заднему фронту строба записи

CWR установится в состояние логической единицы С инверсного выхода триггера 79 снимается сигнал конца записи ENDWR, который, поступая на одноименный вход блока 9, снимет сигнал готовности прямого доступа в режиме записи RAWR, снятие которого приводит к сбросу через элемент

77 по R-входу триггера 79 и снятию сигнала ЕNDWR. Сигнал запроса прерывания IRQ появится с триггера 70 через элементы 78, 80, 91 только после снятия сигнала RAWR.

Формула изобретения

Станция локальной вычислительной сети, содержащая первый и второй шинные формирователи, дешифратор, блок опера1805474

18 тивной памяти, блок управления моноканалом, преобразователь последовательного кода в манчестерский код и блок управления работой станции, блок постоянной памяти, причем первый информационный вход группы станции подключен к входу режима блока управления и к первому информационному входу дешифратора, выход которого подключен к входу выборки блока управления моноканалом, первый информационный вход-выход которого подключен к первому информационному входу-выходу преобразователя последовательного кода в манчестерский код, второй информационный вход-выход которого подключен к информационному входу-выходу станции, предназначенной для подключения моноканала с второго по шестнадцатый информационные входы группы устройства подключены соответственно к информационным входам группы дешифратора, выходы первой группы которого подключены к входам режима первой группы блока управления, выходы первой и второй групп которого подключены соответственно к управляющим входам первого шинного формирователя, вход признака разрешения прямого доступа к памяти станции подключен к входу синхронизации дешифратора, управляющие входы станции, предназначенные для подключения абонентского процессора, подключены к входам режима второй группы блока управления работой станции, выходы второй и третьей групп которого подключены соответственно к выходам управления станции, используемым для подключения абонентского процесс