Суммирующее устройство

Суммирующее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах цифровой обработки массивов данных. Цель изобретения - расширение функциональных возможностей суммирующего устройства за счет обеспечения возможности алгебраического сложения массива чисел с плавающей запятой. Устройство содержит постоянный запоминающий блок, ассоциативный запоминающий блок, первый элемент И. первую, вторую и третью группы элементов И, первую и вторую группы элементов задержки, группу регистров мантисс, группу счетчиков порядков, коммутатор, распределитель импульсов , регистр мантиссы результата, реверсивный счетчик порядка результата, группу элементов ИЛИ-НЕ, многовходовые элементы И и ИЛИ-НЕ, первый, второй и третий элементы ИЛИ-НЕ, элемент РАВНОЗНАЧНОСТЬ , второй, третий, четвертый и пятый элементы И, 2 ил.

(.ОЮЗ СОВЕ T(."kVIX сОциАлис тине-(.ких

РЕСПУБЛИК (sIis G 06 F 7/50

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) Я!34АЙ

:,ф-;г -,,А

ОПИСАНИЕ ИЗОБРЕТЕНИ 00 О ф

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4954884/24 (22) 10,06.91 (46) 07,04,93. Бюл,N 13 (71) Дагестанский политехнический институт (72) А.А .Зурхаев, Э.Н.Курбанов, Ш.-М,А,Исмаилов, И.А,Магомедов и О.Г,Кокаев (56) Авторское свидетельство СССР

¹ 1383342, кл. G 06 F 7/50, 1986.

Авторское свидетельство СССР

N1062689,,кл. G 06 F 7/50, 1982, (54) СУММИРУЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах цифровой обработки массивов данных. Цель изобретения — расширение функциональных возможностей суммируюИзобретение относится к вычислительной технике и может быть использовано в устройствах цифровой обработки массивов данных.

Цель изобретения — расширение функциональных возможностей суммирующего устройства за счет обеспечения возможности алгебраического сложения массива чисел с плавающей запятой.

На фиг.1 представлена функциональная схема заявляемого устройства; на фиг.2— прошивка постоянного запоминающего блока и ассоциативного запоминающего блока для случая пяти слагаемых.

Устройство алгебраического сложения чисел с плавающей и фиксированной запятой (фиг,1) содержит постоянный запоминающий блок 1 (ПЗБ 1), ассоциативный запоминающий блок 2 (АЗБ 2), регистры 9 мантисс слагаемых. счетчики 10 порядков

50,„, 1807480 А1 щего устройства за счет обеспечения возможности алгебраического сложения массива чисел с плавающей запятой, Устройство содержит постоянный запоминающий блок, ассоциативный запоминающий блок, первый элемент И, первую, вторую и третью группы элементон И, первую и вторую группы элементов задержки, группу регистров мантисс, группу счетчиков порядков, коммутатор, распределитель импульсов, регистр мантиссы результата, реверсивный счетчик порядка результата. группу элементов ИЛИ-НЕ, многовходовые элементы И и ИЛИ-НЕ, первый, вгорой и третий элементы ИЛИ-НЕ, элемент РАВНОЗНАЧНОСТЬ, второй, третий, четвертый и пятый элементы И, 2 ил. слагаемых, коммутатор 11 одноименных разрядов порядков, распределитель 12 импульсов, реверсивный счетчик 13 порядка результата, регистр 14 мантиссы результата, группы элементов 7 и 8 задержки, группу элементов ИЛИ-НЕ 15, элементы ИЛИ-HF

16,17,18 и 26 группы элементов И 3,5 и 6, элементы И 4,19-23, элементы ИЛИ 24 25, элемент РАВНОЗНАЧНОСТЬ 27.

Выходы АЗБ 2, кроме первого, через соответствующие элементы 8 задержки соединены с первыми входами соответствующих элементов И 6, выходы которых подсоединены к соответствующим входам опроса первой группы АЗБ 2. Адресные входы ПЗБ 1 соединены с выходами соответствующих элементов И 3. первый разрядный выход ПЗ Б 1 соединен с первым входом элемента И 4, остальные разрядные выходы

ПЗБ 1 через соответствующие элементы 7

1807480 задержки соединены с первыми входами окончания нормализации результата устэлементов И 5, выходы которых подключены ройства, тактовый вход регистра 14 соедик соответствующим входам опроса третьей нен с вторыми входами элементов И 5 и 6, группы АЗБ 2. вторым входом элемента И 4, вторым вхоВыходы счетчиков 10 подключены к вхо- 5 дом элемента ИЛИ 24 и выходом элемента дам коммутатора 11, управляемого распре- ИЛИ 25, второй вход которого подключен к делителем 12, все выходы котброго, кроме шине 31 синхронизации устройства. Выход последнего, соединены с управляющими элемента ИЛИ 24 соединен стактовым вховходами коммутатора 11, а последний вы- дом для счета на уменьшение реверсивного ход распределителя 12 соединен с первым 10 счетчика 13, тактовый вход для счета на увевходом элемента И 20, первым входом эле- личение которого подключен к шине 32 упмента ИЛИ-HF 17 и первым входом много- равления устройства. Выходы счетчика 13, входового элемента ИЛИ-НЕ 16, остальные кроме дополнительногостаршего, являются входы которого, соединенные с первыми выходными шинами 29 порядка устройства, входами соответствующих элементов ИЛИ- "5 Два старших разряда счетчика 13 подсоедиН Е 15 и с входами многовходового элемента нены к входам элемента И 22, выход котороИ 19, соответственно, подключены также к ro является выходом 35 устройства, выходам коммутатора 11. Выход многовхо- информирующ е об отрицательном передового элемента ИЛИ-НЕ 16 соединен со полнении разрядной сетки порядка, дополвторыми "входами элементов ИЛИ-НЕ 15 и 20 нительный. старший разряд счетчика 13 первым входом элемента ИЛИ-НЕ 18, вто- соединен также с вторым входом элемента рой вход которого подключен к выходу мно- И 23, выход которого является выходом 36 говходового элемента И 19, а выход — к устройства, информирующем о положивторому входу элемента ИЛИ-НЕ 17. выход тельном переполнении разрядной сетки покоторого соединен с тактовым входом рас- 25 рядка. пределителя 12 и первым входом элемента Устройство имеет два режима работы:

И 21, второй вход которого подключен к сложениечисел с плавающей запятой и сумпредпоследнему выходу распределителя, мирование чисел с фиксированной запятой.

12, а выход соединен с входом разрешения В режиме алгебраического сложения параллельной загрузки реверсивного счет- 30 чисел с плавающей запятой устройство рачика 13, информационные входы параллель- " ботает следующим образом, B исходном соной загрузки которого подключены к стоянии мантиссы чисел, представленные в выходам одного из счетчиков 10. Тактовые дополнительном коде, находятся в региствходы счетчиков 10,объединенные с такто- рах 9, причем в старшем разряде каждого выми входами соответствующих регистров 35 регистра находится знак мантиссы; 0 (для

9, подключены к выходам элементов ИЛИ- положительных чисел) или 1 (для отрицаНЕ 15, третьи входы которых соединены с тельных чисел). шиной 30 синхронизации устройства, с Порядки чисел, представленные в дотретьим входом элемента ИЛИ-НЕ 17 и ВТо- полнительном коде находятся в счетчиках рым входом элемента И 20, выход которого 40 10, причем для облегчения вычислений знасоединен с первыми входами элементов И ковый разрядрассматривается как старший

3, вторые входы которых подключены к разряд порядка и содержит 1 (для положисдвиговым выходам регистров 9. Сдвиговый тельных разрядов) или 0 (для отрицательных . вход каждого регистра соединен с выходом порядков), Остальные тракты устройства обпервого (знакового) разряда того же регист- 45 нулены. ра. Первый разрядный выход А36 2 подклю- На первом этапе работы устройства чен к сдвиговому входу регистра 14, выходы производится выравнивание порядков чи.которого являются выходными шинами 28 сел, состоящее в следующем, мантиссы результата, два старших разряда Первый тактовый импульс, подаваемый регистра 14 (знаковый и старший разряд 50 по шине 30, через элемент ИЛИ-НЕ 17 помодуля мантиссы) соединены также с входа- ступает на тактовый вход работающий по ми элемента РАВНОЗНАЧНОСТЬ 27, выход срезу распределителя 12 и переводит его в которого соединен с первым входом эле- первое состояние(при поступлении на вход мента ИЛИ-НЕ 26, второй вход которого, распределителя 12 тактовых импульсов на объединенный с первым входом элемента 55 его выходах поочередно появляется сигнал

ИЛИ 24 и входом направления сдвига реги- логической единицы), При этом коммутатор стра 14, соединен с шиной 33 управления 11 подает на свои выходы старшие разряды устройства, а выход соединен с первым вхо- счетчиков 10. Если все эти разряды нулевые дом элемента ИЛИ 25 и первым входом эле- (единичные), то элемент ИЛИ-НЕ 16 (элемента И 23 и является выходом 34 мент И 19) через элементы ИЛИ-НЕ 18 и 17

1807480 разрешает прохождение импульса на тактовый вход распределителя 12 для переключения в следующее состояние, при котором на выходах коммутатора 11 появятся следующие разряды счетчиков 10, Если же на вы- 5 ходах коммутатора 11 имеются нулевые и единичные сигналы одновременно, то элемент ИЛИ-НЕ 16 и элементы ИЛИ-НЕ 15 разрешают прохождение импульсов на тактовые входы тех регистров 9 и соответству- 10 ющих им счетчиков 10 в коммутированных разрядах которых имеется уровень нуля.Счетчики 10 переключаются по срезу, а регистры 9 по фронту импульса на тактовом входе. 15

При выравнивании (досчете до 1) одноименных разрядов счетчиков 10 происходит переключение распределителя 12 и коммутация следующих (младших) разрядов счетчиков 10. Далее процесс повторяется. 20

После выравнивания самого младшего разряда порядков сигнал на предпоследнем выходе распределителя 12 и сигнал на выходе элемента ИЛИ-НЕ 17 через элемент И

21 разрешает реверсивному счетчику 13 па- 25 раллельную загрузку старшего порядка от одного из счетчиков 10, Сигнал на последнем выходе распределителя 12 останавливает его работу и разрешает прохождение тактовых импульсов шины 30 синхрониза- 30 ции на элементы И 3.

На втором этапе работы устройства производится сложение мантисс, подаваемых иэ регистров 9, причем при сдвиге старшие разряды заполняются нулями, если 35 число положительное, и единицами, если число отрицательное, что определяется связью выхода старшего разряда с последовательным входом, В течение тактового импульса, подава- 40 емого по шине 30, информация на сдвиговых выходах регистров 9 определяет адрес слова, считываемого из ПЗ Б 1, Считанное из

ПЗБ 1 слово само является частью признака, подаваемого на признаковые входы АЗ 6 45

2, причем все разряды, кроме младшего задерживаются на один такт элементами 7 задержки. Остальной частью признака являются все, кроме первого, разряды считываемые из А36 2 и задержанные на один 50 такт элементами 8 задержки.

Сформированный признак дополнительно синхронизируется на элементах И

4-6 путем подачи сигнала по шине 31, передний фронт которого начинается позже, а 55 задний раньше тактового импульса, подаваемого по шине 30.

В том же такте, в котором был подан разрядный срез слагаемых, на первом выходе А36 2 появляется одноименный выходной разряд и записывается по входу .д и;i.i в регистр 14, режим сдвига вправо кото < ы, определен высоким логическим уровнем нn шине 33 управления.

Одновременно с суммированием мантисс по шине 32 подается )loqzl;j тактов

gagzk(— ближайшее целое число не мень шее !оцгк) поступающих на вход счета реверсивного счетчика 13 на увеличение. после чего в нем будет максимально воз можный порядок результата.

После т = и + )logzk(тактов, где n - разрядность мантисс со знаком; k - количество слагаемых; )Х(— ближайшее целое число, не меньшее числа Х, в регистре 14 получится ненормализованная мантисса результата.

На третьем этапе работы устройства производится нормализация результата, для чего на шину 33 управления подается нулевой сигнал, который определяет режим сдвига влево для регистра 14 и разрешает прохождение тактовых импульсов шины 31 синхронизации к входу реверсивного счетчика 13 счета на уменьшение. Одновременно с уменьшением содержимого реверсивного счетчика 13 на единицу происходит сдвиг содержимого регистра 14 на один разряд влево. Эта процедура повторяется пока элемент РАВНОЗНАЧНОСТЬ 27 не обнаружит кодовые комбинации 01 или

10, после чего на шине 34 появляется единичный сигнал окончания нормализации.

При этом на (и+1) старших разрядах шины

28 имеется мантисса результата со знаком, представленная в дополнительном коде, а на шине 29 порядок результата со знаком в дополнительном коде, Если после нормализации порядок результата больше максимально возможного для используемой разрядной. сетки (единица в дополнительном старшем разряде реверсивного счетчика .13), элементом И 23 на шине 36 формируется единичный сигнал положительного переполнения, Если же при нормализации порядок становится меньше допустимого для используемой разрядной сетки, то элементом И 22 на шине 35 формируется единичный сигнал отрицательного переполнения разрядной сетки порядка (нулевой результат сложения).

В режиме сложения чисел с фиксиро- . ванной запятой устанавливается логическая единица на последнем выходе распределителя и на шине 33 управления.

В исходном состоянии слагаемые в дополнительном коде находятся в регистрах 9.

Процесс суммирования не отличается от сложения мантисс чисел с плавающей запятой, за исключением того, что результат считывается по всем разрядам регистр 14 на

1807480

25

35

50 шине 28, причем в старшем разряде находится знак результата. Общее количество затрачиваемых тактов равно т== и + )1оцг14, где и — разрядность чисел со знаком;

k — количество слагаемых.

Таким образом, предлагаемое устройство позволяет выполнять над массивами данных операции алгебраического сложения чисел с плавающей и фиксированной запятой, что значительно расширяет область применения устройства.

Положительный эффект изобретения заключается в совмещении в одном устройстве операций алгебраического сложения массива чисел с плавающей и фиксированной запятой, что значительно расширяет областьь примеНения устройства.

Формула изобретения

Суммирующее устройство, содержащее постоянный запоминающий блок, ассоциативный запоминающий блок, первый элемент И, первую, вторую и третью группы элементов И, первую и вторую группы элементов задержки, причем выходы ассоциа тивного запоминающего блока, кроме первого, через соответствующие элементы задержки первой группы соединены с первыми входами элементов И первой группы, выходы которых соединены с соответствующими входами опроса первой группы ассоциативного запоминающего блока, адресные входы постоянного запоминающего блока соединены с выходами элементов И второй группы, первый разрядный выход постоянного запоминающего блока соединен первым входом элемента И, выход которого соединен с входом опроса второй группы ассоциативного запоминающего блока, остальные разрядные выходы постоянного запоминающего блока через элементы задержки второй группы соединены с первыми входами элементов И третьей группы, выходы которых подключены к входам опроса третьей группы ассоциативного запоминающего блока, второй вход первого элемента И соединен с вторыми входами элементов И первой и третьей групп, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем выполнения операцйи алгебраического сложения чисел с плавающей запятой, в устройство введены группа регистров мантисс, группа счетчиков порядков, коммутатор, распределитель импульсов, регистр мантиссы результата. реверсивный счетчик порядка результата, группа элементов

ИЛИ-НЕ, три элемента ИЛИ-HF, два элемента ИЛИ, многовходовые элементы И и

ИЛИ-НЕ, элемент РАВНОЗНАЧНОСТЬ, второй, третий, четвертый и пятый элементы И, причем выходы счетчиков подключены к информационным входам коммутатора, управляющие входы которого соединены с выходами разрядов, кроме последнего, распределителя импульсов, последний выход распределителя импульсов соединен с первым входом второго элемента И, первым входом первого элемента ИЛИ-НЕ и первым входом многовходового элемента ИЛИ-НЕ, остальные входы которого соединены с первыми входами элементов ИЛИ-НЕ группы, с входами многовходового элемента И соответственно и с выходами коммутатора, выход многовходового элемента ИЛИ-НЕ соединен с вторыми входами элементов

ИЛИ-НЕ группы и первым входом второго элемента ИЛИ-НЕ, второй вход которого подключен к выходу многовходового элемента И, а выход второго элемента ИЛИ-НЕ подключен к второму входу первого элемента ИЛИ-НЕ, выход которого соединен с тактовым входом распределителя импульсов и первым входом третьего элемента И, вторрй вход которого подключен к предпоследнему выходу распределителя импульсов, а выход третьего элемента И соединен с входом разрешения параллельной загрузки которого подключены к выходам одного из счетчиков порядков группы, тактовые входы счетчиков порядков группы, объединенные с тактовыми входами соответствующих регистров мантисс группы, подключены к выходам элементов ИЛИ-НЕ,группы, третьи входы которых соединены с первой шиной синхронизации устройства, с третьим входом первого элемента ИЛИ-НЕ и вторым входом второго элемента И, выход которого соединен с первыми входами элементов И второй группы, вторые входы которых подключены к сдвиговым выходам регистров мантисс группы, сдвиговый вход каждого регистра мантисс группы соединен с выходом знакового разряда того же регистра мантисс группы, первый разрядный выход ассоциативного запоминающего блока подключен к сдвиговому входу регистра результата, выходы которого являются выходными шинами мантиссы в дополнительном коде, два старших разряда регистра результата соединены с первым и вторым входами элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, второй вход которого соединен с первым входом первого элемента ИЛИ и входом управления сдвигом регистра результата, с первой шиной управления устройства, выход третьего элемента ИЛИ-HF

1807480

ВБ/ХОДЫ

8Ngb/ Oaeeg соединен с первым входом второго элемента ИЛИ и первым входом четвертого элемента И и является выходом окончания нормализации результата устройства, тактовый вход регистра результата соединен с вторыми входами элементов И первой гру пы, вторым входом первого элемента ИЛИ и выходом второго элемента ИЛИ, второй вход которого подключен к второй шине синхронизации устройства, выход первого элемента ИЛИ соединен с вычитающим входом реверсивного счетчика, счетный вход которого подключен к второй шине управления устройства, выход -! реверсивного счетчика, кроме дополнительного старшего, являются выходными шинами порядка уст5 ройства, выходы двух старших разрядов счетчика соединены с входами пятого элемента И, выход которого является выходом отрицательного переполнения устройства, дополнительный старший разряд счетчика

10 соединен с вторым входом четвертого элемента И, выход которого является выходом положительного переполнения устройства,