Система обмена данными в вычислительной сети

Система обмена данными в вычислительной сети

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в локальных вычислительных сетях в качестве системы обмена данными между локальными станциями сети и системами (процессорами) высшего уровня каждой локальной станции, Цель изобретения - повышение оперативности обмена информацией. Сущность изобретения состоит в том, что совокупность конструктивных элементов и связей, реализованная в заявляемой системе обмена данными, позволяет повысить оперативность обмена информацией за счет сокращения непроизводительных затрат времени на передачу/возврат управления в сети. Система содержит блок связи с магистралью, системный контроллер, блок управления обменом, блок памяти, генератор тактовых импульсов , дешифратор управления, блок синхронизации связи, дешифратор последнего адреса зоны, блок управления вводом-выводом , линейный блок ввода-вывода, блок удвоения частоты, блок прерывания, блок анализа состояния канала, блок эмуляции слова состояния. 15 ил.,6 табл. СО С

COIO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 06 F 13/12

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) Г09 З

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ы (21) 4908375/24 (22) 04,02.91 (46) 07.04.93. Бюл. N. 13 (71) Харьковское научно-производственное обьединение по системам автоматизированного управления (72) В.К.Вьюнник, А.М,Капустин, P.È.Ìîãóтин, Н.И,Сорокин, Г.Н.Тимонькин, С.Н,Ткаченко, В,В.Топорков и В,С.Харченко . (56) Авторское свидетельство СССР

No 756400, кл, G 06 F 13/00, 1977.

Патент США

N 4156932, кл. G 06 F 3/04, 1979.

Авторское свидетельство СССР

N 1432537, кл, G 06 F 13/12, 1988. (54) СИСТЕМА ОБМЕНА ДАННЫМИ В ВЫЧИСЛИТЕЛЬНОЙ СЕТИ (57) Изобретение относится к области вычислительной техники и может быть использовано в локальных вычислительных сетях в качестве системы обмена данными между

Изобретение относится к области вычислительной техники и может быть использовано в локальных вычислительных сетях в качестве системы для обмена данными между локальными станциями и системами (процессорами) высшего уровня каждой локальной станции, Целью изобретения является повыше.ние оперативности обмена информацией.

На фиг, 1 приведена структурная схема заявляемой системы; на фиг. 2 — 12 — функциональные схемы блока связи с магистралью, системного контроллера, блока управления обменом, дешифратора управления, блока, синхронизации связи, блока управления,, Я2,„ l807493 Al локальными станциями сети и системами (процессорами) высшего уровня каждой локальной станции, Цель изобретения — повышение оперативности обмена информацией. Сущность изобретения состоит в том, что совокупность конструктивных элементов и связей, реализованная в заявляемой системе обмена данными, позволяет повысить оперативность обмена информацией за счет сокращения непроизводительных затрат времени на передачу/возврат управления в сети, Система содержит блок связи с магистралью, системный контроллер, блок управления обменом, блок памяти, генератор тактовых импульсов, дешифратор управления, блок синхронизации связи, дешифратор последнего адреса зоны, блок управления вводом — выводом, линейный блок ввода — вывода, блок удвоения частоты, блок прерывания, блок анализа состояния канала, блок эмуляции слова состояния. 15 ил„б табл. вводом-выводом, линейного блока вводавывода, блока прерывания. блока анализа состояния канала, блока удвоения частоты и блока эмуляции слова состояния; на фиг. 13 приведен пример использования заявляемой системы в составе вычислительной сети; на фиг. 14 — схема алгоритма функционирования системы; на фиг. 15— временные диаграммы основного командного цикла микропроцессора, Система обмена данными в вычислительной сети (фиг. 1) содержит блок 1 связи с магистралью, системный контроллер 2. блок управления обменом 3, блок 4 памяти, генератор 5 тактовых импульсов. дешифра1807493 пяющих входов и синхровыход 27 которого соединены соответственно с группойуправляющих входов системного контроллера 2, группой выходов и синхровходом генератора 5 тактовых импульсов, Выход 35 ответа блока 7 синхронизации .связи соединен с одноименной шиной внешней интенфейсной магистрали 15, а ее шина сброса 41 соединена со входом сброса генератора 5 тактовых импульсов и первым входом блока

1g прерывания. Вь1ход 37 блока 8 управления вводом-выводом соединен с управляющим входом блока 4 памяти. Вход 52 наличия информации в канале группы 18 входов-выходов системы соединен с первым входом блока 11 анализа состояния канала. Вторая группа адресных шин внешней интерфейсной магистрали 15 соединена с группой 42 адресных входов блока 1 связи с магистралью, управляющий вход которого соединен с выходом записи 55 первой группы 23 управляющих выходов системного контроллера 2. Управляющая шина "запись" внешней интерфейсной магистрали 15 сое- . динена с входом 46дешифратора буправления, второй выход 33 которого соединен со вторым входом блока 7 синхронизации связи, вторая группа 48 выходов, выход 54 управляющего внутренним обменом информации сигнала первой группы 34 выходов и выход 49 которого соединены соответственно со второй группой входов блока

8управления вводом-выводом, входом блока 3 и вторым входом блока 11 анализа состояния канала, с третьим входом генератора 5 тактовых импульсов, второй выход 45 которого соединен со входом 13 .удвоения частоты и четвертым входом блока

11 анализа состояния канала, выход 57 ко0 торого соединен со входом линейного блока

9 ввода — вывода и первым входом блока 14 эмуляции слова состояния. Вторая группа

43 адресных выходов. блока 3 соединена с. группами адресных входов блока 4 памяти и линейного блока 9 ввода — вывода. Выход

44 обращения к памяти блока 3 соединен с первым входом блока 8управпения вводом— выводом и третьим входом блока 7 синхронизации связи, четвертый вход которого соединен с выходом блока 13 удвоения частоты. Вход 58 дешифратора l2 последнего адреса зоны соединен с внутренней шиной

17 адреса, а его выход 59 соединен со BTQрым входом блока 8 управления вводом-выводом и вторым входом блока 10 прерывания, Первый выход 32 дешифратора 6 управления, первый выход 35 блока 7 синхронизации связи и первый выход 50 линейного блока 9 ввода-вывода соединены соответственно с третьим, четвертым и торов 6 управления, блок 7 синхронизации связи, блок 8 управления вводом-выводом, линейный блок 9 ввода-вывода, блок 10 прерывания, блок 11 анализа состояния канала, дешифратор 12 последнего адреса зо- 5 ны, блок, 13 удвоения частоты. блок 14 эмуляции слова состояния, внешнюю интерфейсную магистраль 15, внутренние шины данных 16 и адреса 17, группу. 18 входов-выходов данных системы, а также 0

10 связи 19-161 между блоками системы, причем первая группа 19 входов — выходов данных и группа 20 адресных входов-выходов блока 1 связи с магистралью соединены соответственно с внутренней шиной 16 данных и внутренней шиной 17 адреса, и которой также подключены первый адресный выход 25 блока 3 и группа информационных входов блока 11 анализа состояния канала, вторая группа 38 входов-выходов 20 данных блока 1 связи с магистралью соединена с шинами данных внешней интерфейсной магистрали 15, первая группа адресных шин которой соединена с группой

31 информационных входов дешифратора 6 25 управления. Первая г руп па 21 входов-выходов данных, первая 23 и вторая 24 группы управляющих выходов системного контроллера 2 соединены соответственно с внутренней шиной 16 данных, группой 30 управляющих входов блока 8 управления вводом-выводом и управляющей группой входов линейного блока 9 ввода-вывода, группа внешних входов — выходов и группа.

39 внутренних входов — выходов которого со- 3 единены cooTBBTcTBpHllo с группой входоввыходов данных системы и с внутренней шиной 16 данных. Группа 28 входов-выходов данных блока 4 памяти соединена с внутренней шиной 16 данных. Первый вы- 4 ход 30 генератора 5 тактовых импульсов соединен со входом синхронизации системного контроллера 2. Первый выход 32 дешифратора 6 управления соединен с первым входом блока 7 синхронизации связи.

Группа 56 входов блока 10 прерывания соединена с шинами данных внешней интерфейсной магистрали 15, à его выход 40 соединен с шиной запроса прерывания внешней интерфейсной магистрали 15.

Группа 34 выходов блока 7 синхронизации связи соединена с первой группой управляющих входов блока 1 связи с магистралью, вторая группа управляющих входов которого соединена с группой 36 выходов блока 8 5 управления вводом-выводом, Вторая группа 22 входов-выходов данных системного контроллера соединена с группой входоввыходов данных микропроцессора 3, группа

26 управляющих выходов, группа 29 управ1807493

Группа адресных выходов (А) микропроцессора 78 (за исключением одного старшего разряда) соединена с группой 43 выходов пятым входами блока 10 прерывания. Второй 51, третий 53 выходы линейного блока

9 ввода — вывода, выход 47 чтения группы 24 блока 3 и группой (В) входов блока 79, входы

CS-выборки и V-управления которого соедивыходов системного контроллера 2 соединены соответственно со вторым, третьим и нены соответственно со входом 54 блока 3 и шиной нулевого потенциала, четвертым входами блока 14 эмуляции слова состояния, группа 61 выходов которого соединена с внутренней шиной данных 16, Первый выход 32 дешифратора 6 управления.соединен с третьим входом блока 8 управления вводом — выводом, Блок 1 связи с магистралью (фиг. 2) содержит блок 62 памяти,,первый 63, второй

Старший разряд группы адресных выходов (А) микропроцессора 78 соединен с вы10 ходом 44 блока 3, Группа 22 входов — выходов блока 3, входы первого 80.1, второго 80.2, третьего 81.1 и четвертого 81,2 разряда группы 29 входов

64итретий65блокимагистрэльныхэлемен- блока 3 соединены соответственно с груптов. 15 пой .(Д) входов — выходов данных, первым

Группа 38 входов-выходов блока 1 сое- (F1), вторым (F2) синхровходами, входом (R) динена с первой группой входов — выходов сброса и входа (RA) готовности микропро. (А) блока 63, вторая группа входов-выходов цессорэ 78, а его входы захвата магистрали (В) которого соединена с первой группой: (TR) и запроса прерывания (RQ) соединены входов-выходов (В) блока 65 и группой ин-. 20 с шиной нулевого потенциала. Выходы упформационных входов-выходов (Д) блока равления чтением(Я0), записью(ЙФ) и син62 памяти. Вторая группа входов — выходов хровыход (SYN) микропроцессора 78 (А) блока 65 соединена с группой 19 входов- соединены соответственно с первым 82, выходов блока 1. Группа 42 адресных вхо- вторым 83 разрядами группы 26 выходов и дов блока 1 соединена с группой входов 64, 25 выходом 27.блока 3;. группа выходов которого соединена с груп- Дешифратор 6 управления (фиг. 5) сопой адресных входов (А) блока 62 памяти и держит блок 84 сравнения, генератор 85 группой 20адресных входов-выходов блока собственного адреса, элемент И 86 и эле1, Входы 66, 67 группы 36 входов соответст- . мент ИЛИ 87, выход которого соединен с венно соединены со входом записи (WR) и. 30 первым входом элемента.И 86 и выходом 32 . входом выборки (CS) блока 62 памяти. Вхо- блока 6, ды 68, 69 и 70 группы 34 входов соединены - : . Выход генератора 85 и группа 31 входов соответственно с управляюищм V-входом " блока 6 соединены соответственно с первой блока 63, входами выборки (CS) блоков 63 и и второй группами входов блока 84 сравне64 и входом выборки (CS) блока 65: Вход 55 35 ния, а его выход соединен с первым входом соединен с управляющим V-входом блока элемента ИЛИ 87 и вторым входом элемента

65;

Системный контроллер 2 (фиг, 3) содерИ 86, выход которого соединен с выходом 33 блока 6. Вход 46 блока 6 соединен со вторым жит, блок 71 управления, выходы (RDM) чте- входом элемента ИЛИ 87. ния и (WRM) записи памяти, чтения (R0)0) и 40 Блок 7 синхронизации связи (фиг. 6) созаписи(ИВ!0) ввода-вывода которого обра- . держит первый 88, второй 89, третий 90, четвертый 91 и пятый 92 триггеры, элемент зуют соответственно выходы первого 74 и второго 75 разрядов группьг 23 выходов и выходы первого-76 и второго 77 разрядов группы 24 выходов системного контроллера 45

И 93 и инвертор 94, вход которого соединен

co BxoQBMM 44 theft 0KB 7, а Bbtxop, c первым входом элемента И 93, Д-входомтриггера 90

2. Группы 21 и 22 входов-выходов, вход 30 и R-входом триггера 91. и входы первого 72 и второго 73 разрядов Вход 60 блока 7 соединен со входами группы 26 входов контроллера 2 соединены синхронизации триггеров 88,.89, 90 и 91. соответственно с первой (ДВ) и второй (Д) Вход 33 блока 7 соединен с Д-входом триггруппами входов — выходов, входом (SYN) 50 гера 88 и R-входом триггера 89, единичный хватом магистрали блока 71 соединен с шиной нулевого потенциала.. 55 триггера 92, Д-вход которого соединен с шиной нуле".oão потенциала, Единичный выход

Блок управления обменом 3 (фиг. 4) содержит микропроцессор 78 и блок 79 магитриггера 88 соединен с Д-входом триггера

89. Нулевой выход триггера 90 соединен с стральных элементов, группа (А) выходов которого является группой 25 выходов блока 3.

Д-входом триггера 91. Нулевой выход триггера 88 соединен с S-входом триггера 90, единичный выход которого соединен с Rсинхронизации, входом (СРД) управления выход которого соединен с выходом 35 бло. чтением и входом (СИ/R) управления за- ка 7, писью блока 71, Вход (ДЕ) управления за- Вход 32 блока 7 соединен с S-входом

1807493 входом триггера 88 и С-входом триггера 92.

Кроме того, нулевые выходы триггеров 92, 88 и единичный выход триггера 90 соединены соответственно с первым 95, вторым.96 и третьим 97 разрядами групп 34 выходов блока 7. Нулевые выходы триггеров 91 и 89 соединены соответственно с первым 98 и. вторым 99 разделами группы 48 выходов блока 7, Единичный ход триггера 91 соединен со вторым входом элемента И 93, выход которого является выходом 49 блока

7.

Блок 8 управления вводом-выводом (фиг. 7) содержит первый 100 и второй 101 элементы 2 И-ИЛИ, элемент И 102 и элемент

ИЛИ 103. первый вход которого соединен со входом 44 блока 8, и выход соединен с выходом 37 блока 8.

Выходы второго 101 и первого t00 элементов 2 И-ИЛИ соединены соответственно с первым 108 и вторым 109 разрядами группы 36 выходов блока 8.

Выход элемента И 102, вход 106 группы

48 входов блока 8, вход 59 и вход 107 группы

48 входов блока 8 соединены соответственно с первым. вторым. третьим и четвертым входами блока 100.

Вход 106 группы 48 входов и вход 32 блока 8 соединен соответственно с первым, вторым, третьим и четвертым входами блока

101.

Входы 104 и 105 группы 23 входов блока

8 соединены соответственно со вторым входом элемента ИЛИ 103 и первым входом элемента И 102, со вторым входом элемента

И 102.

Линейный блок 9 ввода — вывода (фиг. 8) содержит блок 110 ввода-вывода, дешифратор 111, элемент И 112 и генератор 113 тактовых импульсов. .Труппа (Д) входов — выходов блока 110 . соединена с группой 39 входов-выходов блока 9.

Выходы передатчика (вых.пер,), запроса передатчика терминала (ЭПДТ), запроса приемника терминала (ЭПРТ) и входы приемника (вх.Пр.), готовности приемника терминала (ГПРТ), готовности передатчика терминала (ГПДТ) блока 110 поразрядно соединены с разрядами группы 18 входов-выходов блока 9.

Первый и второй выходы генератора

113 соединены соответственно со входами синхронизации передачи (СПД) и приема (СПР) блока 110. Входы 115 и 116 группы 24 входов блока 9 соединены соответственно со входами чтения (ЧТ) и записи (ЗП) блока

110. Группа 43 входов блока 9 соединена со входами дешифратора 111, вход 114 (младший разряд) группы 43 входов кроме того

55 венно с первым и вторым входами элемента

ИЛИ 135, выход которого соединен с выходом 60 блока 13.

Блок 14 эмуляции слова состояния (фиг.

12), содержит элемент И 136 и группу магистральных элементов 137.1-137.п, выходы

50 соединен со входом Управление/данные (У/Д) блока 110 и выходом 53 блока 9. Вход

57 блока 9 соединен с первым входом элемента И 112, выход которого соединен со входом выбора (BY) блока 110.

Первый выход дешифратора 111 соединен со вторым входом элемента И 112 и с выходом 51 блока 9, а его второй выход соединен с выходом 50 блока 9, Блок 10 прерывания (фиг, 9) содержит первый 117 и второй 118 триггеры, первый

119 — пятый 123 элементы И, Входы 124, 125 и 126 соединены с первыми входами соответственно второго 120, третьего 121 и четвертого 122 элементов И, выходы которых соответственно соединены с S-входом, R-входом триггера 117 и $-входом триггера 118. Входы 32, 35 и 59 блока 10 соединены соответственно с первым, вторым и третьим входами элемента И 119, выход которого соединен со вторыми входами второго 120, третьего 121 и четвертого

122 элементов И. Вход 41 блока 10 соединен

С-входами триггеров 117 и 118, Д-входы которых соединены с шиной нулевого потенциала, а выходы — соответственно с первым и вторым входами элемента И 123, выход которого является выходом 40 блока 10.

Вход 50 блока 10 соединен с R-входом триггера 118, Блок 11 анализа состояния канала (фиг, 10) содержит счетчик 127. триггер 128, блок

129 сравнения, дешифратор 130, элемент И

131 и генератор 132 кода адреса блока, выход которого соединен с первым входом блока 129 сравнения. Группа 17 входов и вход 54 блока 11 соединены соответственно с Д-входами и входом выборки (CS) дешифратора 130, выход которого соединен с Pвходом триггера 128, а выход последнего— с выходом 57 блока 11. Входы 52 и 45 блока

11 соединены соответственно с первым входом элемента И 131 и входом сброса счетчика 127 и со вторым входом элемента И 131, выход которого соединен со счетным входом счетчика 127..Выход счетчика 127 соединен со вторым- входом блока 129 сравнения, выход кОторого соединен с Sвходом т-риггера 12.8.

Блок 13 удвоения частоты (фиг. 11а) содержит первый 133 и второй 134 одновибраторы и элемент ИЛИ 135. Вход 45 блока 13 соединен со входами одновибраторов 133 и

134, выходы которых соединены соответст1807493

10 которых соединены соответственно с первым 138.1 — n-ным 138. разрядами группы 61 выходов блока 14, Входы 53, 57, 51 и 47 блока 14 соответственно соединены с первым + четвертым входами элемента И 136, выход которого соединен с управляющими входами (Е) группы 137.1-137.п магистральных элементов, информационные входы (X) части которых соединены также с выходом элемента И 136 (элементов, соответствующих разрядам, в которых должны быть единицы), а информационные входы (X) остальных магистральных элементов (соответствующие нулевым разрядам эмулируемого слова состояния) соединены с шиной нулевого потенциала, Рассмотрим назначение элементов и узлов заявляемой системы.

Система в целом предназначена для организации локальной вычислительной сети со структурой моноканал".

Место заявляемой системы обмена данными в вычислительной сети поясняется фиг. 13, откуда следует, что она предназначена для, подключения системы высшего уровня, .например, микро-ЭВМ, УВК типа

КТС ЛИУС-2:. или других аналогичных средств к моноканалу через соответствующие средства связи, которые в общем случае включают в себя модем, При этом заявляемая система позволяет освободить средства системы высшего уровня от выполнения функций организации взаимодействия с сетевыми средствами, т.е. выполнения протокола обмена сети, общего управления взаимодействием станций в сети и т,д.

Блок 1 связи с магистралью (фиг. 2) предназначен для приема и хранения данных, поступающих как от системы верхнего уровня через внешнюю интерфейсную магистраль 15, так и от других систем обмена данными сети, подключенных к линейному блоку 9 ввода — вывода. Таким образом, блок

1 выполняет функции общей памяти, имеющей каналы обращения как со стороны внешней магистрали 15, так и со стороны внутренней магистрали 16 данных (фиг. 1).

Блок 62 памяти представляет собой оперативное запоминающее устройство, Управление обращением к нему осуществляется по сигналу со входа 67, а управление записью — по сигналу со входа 66 группы

36.

Блок 63 магистральных элементов— предназначен для управления обменом между шинами данных магистрали 15 (фиг, 1) и блоком 62 памяти и может быть выполнен на известном элементе типа

КР580ВА87.

Управление направлением передачи данных осуществляется в зависимости от сигналов на входах 68 и 69 группы 34 в соответствии с табл. 1.

5 Блок 64 магистральных элементов предназначен для передачи кода адреса (младшие десять разрядов) с адресных шин магистрали 15 на адресные входы блока 62 памяти. Он также может быть выполнен на

10 известных элементах типа КР580ВА87.

Управление работой блока 64 осуществляется сигналом с выхода 69 группы 34 в соответствии с табл, 2, Т,к. требуется только односторонняя пе15 редача информации из порта В в порт А, то для выбранного типа элементов . (КР580ВА87) на управляющий V-вход должен подаваться потенциал единичного уровня.

20 Блок 65 магистральных элементов предназначен для передачи информации между информационным входом-выходом блока

62 памяти и внутренней шиной данных 16.

Он может быть выполнен на известном эле25 менте типа КР589ВА86.

Управление направлением передачи данных осуществляется в зависимости от сигналов на входах 55 и 70 в соответствии с табл. 3.

30 Системный контроллер 2 (фиг. 3) предназначен для управления доступом к шине данных блока 3 (фиг, 1), а также других. блоков и устройств. Он может быть выполнен на известной микросхеме типа КР580ВК28.

35 При этом алгоритм функционирования блока 2 полностью идентичен известному для указанной микросхемы (см. например. кн.:

Микропроцессоры, кн, 1 / Под ред. Л.Н.Преснухина — М.: Высш. школа, TQ86. — с. 17540 177, рис. 7 — 8).

Группы 21 и 22 входов-выходов блока 2 предназначены для ввода — вывода данных на внутреннюю шину 16 данных и в микропроцессор 3 (фиг, 1) соответственно.

45 Вход 30 предназначен для подачи сигнала синхронизации (SYN) с выхода генератора 5 тактовых импульсов (фиг, 1), Входы 72 и 73 группы 26 и редназначены для подачи на входы CWD u CWR блока 71

50 сигналов чтения и записи соответственно с выходов 83 и 84 микропроцессоора 78 (фиг.

4).

Вход ДЕ блока 71 соединен с шиной нулевого потенциала, 55 Выходы 74 (RDM) и 75 (WRM) предназначены для выдачи сигналов управления чтением и записью в память соответственно на входы 104 и 105 блока 8 управления вводом — выводом (фиг. 7), а выход 75, кроме того соединен . с входом 55 блока 1 (фиг. 2).

1807493

12.выходы 76 (RDIO) и 77 (WRIO) блока 71 руемого микропроцессором в начале каждопредназначены для выдачи сигналов чтения го машинного цикла. и записи во внешние устройства соответст- Выход 44 блока 3 (фиг. 4) соединен с венно на входы 115 и 116 линейного блока одним из старших разрядов адресного вы9 ввода-вывода (фиг, 8), а выход 76, кроме 5 хода (А) микропроцессора 78, не используетого, соединен со входом 47 блока 14 (см. мого для формирования адресного фиг. 3, 1, 12), .-, пространства (например. разряд А11, при

Если. в качестве приемо-передатчика . одиннадцатиразрядном Ap+ А о адреса), и блока 9 используется известная микросхе- служит для формирования призйака обра-. ма типа КР580ВВ51, то выходы 76 й77 блока 10 щения микропроцессора 78 и 03У системы

71 соединяются с ее входами Чтение (IT) и (блок 62, фиг. 2).

Запись (ЗП) соответственно (см. кн.: Микро- Блок,4 памяти (фиг. 1) представляет сопроцессоры, кн. 1 / Под ред. Л.Н.Преснухи- бой ПЗУ и предназначен для хранения про- на — М.: Высш. шк„1986, с. 213, рис. 7.28, б). грамм работы системы при обмене данными

Блок 3 (фиг. 4) предназначен для управ- 15 в вычислительной сети. ленияобменомданнымииуправляющейин- Вход 37 и группа 43 входов блока 4 формацией в системе в соответствии с предназначены для подачи сигнала разрезаданным сетевым протоколом, например, шения выборки кристалла с выхода 37 блока адаптированным для шинной топологии се- 8 (фиг, 7) и адреса ячейки памяти с выхода ти протоколом SDLC (cM, далее по описа- 20 43 блока 3 (фиг. 4) соответственно. нию). Группа 28 входов — выходов блока 4

Микропроцессор 78 может быть выпол- предназначена для обмена данными между нен на ивзестной. микросхеме, например, блоком Зи шиной16данных. типа КР580ИК80, INTEL 8080 или другой Генератор 5 тактовых импульсов (фиг, 1)

25 предназначен для формирования тактовых

Назначение входов-выходов и алгорит- и синхронизирующих сигналов, координимы реализации команд микропроцессора 78 рующих работу блоков системы. Он может полностью аналогичны известным для мик.- быть выполнен на известной микросхеме ропроцессора указанного типа, типа КР580ГФ24 или INTEL 8024 (см. кн, Основной командный цикл микропро- 30 Коффрон Дж, Технические средства микроцессора 78 приведен на фиг. 15. процессорных систем — М: Мир, 1984, с, Блок 79 магистральных элементов (фиг. 62-.66).

4) предназначен для управления передачей При этом входы 41, 27 и 49 предназнакода адреса с группы адресных выходов (А) чены соответственно для подачи сигналов микропроцессора 78 на группу 25 выходов 35 установки (сброса) с одноименной шины маблока 3 и далее на шину 17 адреса системы. гистрали 15 (фиг, 1) синхронизации (SYN) c

Блок 79 может быть выполнен на изве- одноименного выхода микропроцессора 78 стной микросхеме типа КР580ВА86 и раба- (фиг, 4) и сигнала готовности с выхода 49 тает аналогично блоку 65 (фиг. 2). блока 7 синхронизации связи (фиг. G).

Группа 22 входов-выходов предназна- 40. Выходы 30 и 45 блока 5 предназначены чена для обмена данными между блоком 78 для выдачи сигнала синхронизации на вход и системным контроллером 2 (фиг, 3). 30 (SYN) системного контроллера 71 (фиг. 3)

На входы 80.1 (F1), 80,2 (F2), 81,! (R). и и тактового сигнала Ф2ТТ соответственно. .81.2 (RA) группы 29 входов блока 3 поступа- . Группа выходов 29 блока 5 (фиг, 1) предют соответственно известные сигналы пер- 45 назначена для выдачи сигналов тактовых F1 вой синхросерии, второй синхросерии, и F2, сигнала установки (сброса} и сигнала установки в исходное состояние (сброса) и готовности на входы 80.1 (R) и 80,2 (RA), 81.1 готовности с соответствующей группы вы- . (R) и 81,2 (RA) микропроцессора 78 (фиг. 4) ходов генератора 5 тактовых импульсов соответственно. (фиг, 1), который может быть выполнен на 50 Дешифраторбуправления(фиг.5)предизвестной микросхеме типа КР580ГФ24. назначен для формирования управляющих

Входы TR u PQ блока 78 соединены с сигналов на основе кода адреса, поступаюшиной нулевого потенциала. щего с магистрали 15 на группу входов 31 и

Выходы 82 (RD) и 83 (WR) группы 26 управляющего сигнала (Запись), поступаювыходов предназначены для выдачи сигна- 55 щего с магистрали 15 на вход 46 (фиг, 1). лов Прием /Чтение/ и Запись на входы 72 Блок 84 сравнения (фиг. 5) предназна(CRD) и 73(СУ/В)системного контроллера 71 чен для сравнения кода адреса, поступаю(фиг. 3) соответственно. щего с магистрали 15 на группу входов 31, и

Выход 27 (SYN} блока 3 предназначен кода, формируемогогенератором 85адреса, для выдачи сигнала синхронизации, форми- При совпадении кодов, поступивших на вхо13

1807493

14 ды блока 84, на его выходе формируется Триггер 90 предназначен для фиксации нулевой сигнал, факта обращения к ОЗУ микропроцессора 3

Генератор 85 адреса (фиг, 5) предназна- (фиг, 1) сигнал с его единичного выхода почен для формирования кода собственного ступает на выход 97 группы 34 выходовблоадреса системы при подключении к интер- 5 ка 7 и далее на вход 70 группы 34 входов фейсной магистрали 15 (фиг, 1), блока 1 (фиг. 2) и на вход 54 блоков 3 (фиг, 4)

Элемент И 86 предназначен для форми- и 1 (фиг, 10) в качестве сигналов выборки рования управляющего сигнала на выходе (С) блока 65 магистральных з leh1etlTQB (фиг.

33 блока 6 (фиг. 5). 2) и дешифраторэ 130 (фиг. 10), и блока 79

Элемент ИЛИ 87 служит для формиро- 10 магистральных элементов (фиг. 4). вания управляющего сигнала на выходе 32 Информация, поступающая на 0-вход блока 6, триггера 90 (фиг. G) — инвертированный злеЕлок 7 синхронизации связи (фиг, 6) ментом НЕ 94 сигнал обращения к ОЗУ, предназначен для арбитража блока 3 систе- поступающий на вход 44 блока 7 с выхода мы и системы вышего уровня и формирова- 15 блока 3 (фиг, 4), зэписывае,ся в триггер 90 ния.управляющих сигналов, по заднему фронту синхроимпульса, постуБлок 7(фиг. 6) содержит триггеры 88, 89, пившего на вход 60 бло«э 7.

90, 91 и 92, элемент И 93 и элемент НЕ 94. На установочный S-входтриггерэ 90 поТриггер 88 предназначен для фиксации ступает сигнал с нулевого выхода триггера обращения системь высшего уровня. На его 20 88.

Д-вход поступает сигнал со входа 33, фор- Поэтому, если .триггер 88 находится в мируемый дешифратором 6 управления единичном состоянии, то триггер 90 оказы(единичный сигнал на этом входе свидетель- вается заблокир0вэнным также в едиtiè÷ствует об обращении системы высшего ном состоянии, уровня), который записывается в триггер 88 25 Триггер 91 предназначен для формиропо переднему фронту синхроимпульсэ, по- вания признака готовности для микропроступившего на вход 60 блока 7 (на этот вход цессора и ри обращении последнего к ОЗУ поступают синхроимпульсы с удвоенной ча- (единичное состояние триггера 91). стотой F2TTL) с выхода блока 13. При отсутствии сигнала обращения микТриггер 88 обнуляется нулевым сигна- 30 ропроцессора к ОЗУ вЂ” единичнь и сигнал на лом, поступающим нэ его R-вход с единич- выходе элемента НГ 94 — триггер 91 заблоного выхода триггера 90, т,е. если триггер 90 кирован в нулевом состоянии и с его нуле— в нулевом состоянии. то триггер 88 будет вого выхода на выход 98 группы 48 выхода заблокирован также в нулевом состоянии. блока 7 поступает единичный сигнал. Этот

Сигнал, формируемый на нулевом выходе 35 сигнал далее поступает на вход 106 группы триггера 88 поступает на выход 96 группы 48 входов блока8управления вводом-выво34 выходов блока 7 и далее нэ вход 69 груп- дом (фиг. 7), пы 34 входов блока 1 (фиг, 2) в качестве При обращении микропроцессора к сигнала выборки блоков 63 и 64 магистраль- ОЗУ -- нулевой сигнал на выходе элемента ных элементов. 40 HE 94 триггер 91 разблокируется и загп;сь в

Триггер 89 служит для формирования него информации, поступающей нэ D-вход с единичного сигнала Ответ, который с его нулевого выходэтриггера90,осуществляетединичного выхода поступает на вход 35 ся по переднему фронту синхроимпульсэ, блока 7 и далее на соответствующую шину поступившего на вход 60 блокэ 7(фиг. 6), магистрали 15 (фиг. 1). 45 Триггер 92 предназначен для упрэвлеПри нулевом сигнале на входе 33 блока ния обменом ме>кду интерфсйсно:-1 магист7, поступающем на его К-вход, триггер 89 ралью 15 и блоком 1 связи с магистраль о заблокирован в нулевом состоянии и с его (фиг, 1). нулевого выхода на выход 99 группы 48 вы- Сигнал с нулевого выхода триггеоа 92 ходов блока 7 поступает единичный сигнал, 50 поступает на выход 95 группы 34 выходов который далее поступает на вход 107 груп- блока 7 и далее на вход 68 группы 34 входов пы 48 входов блока 8 (фиг. 7). блока 1 связи с магистралью (фиr. 2) в ка«еПоявление единичного сигнала на вхо- .стве управляющего (v) сигнала блока 63 маде 33 блока 7 (фиг. 6). что соответствует гистрэльных элементов, обращению системы высшего урогня, раз- 55 В нулевое состояние триггер 92 (фиг. 6) блокирует триггер 89, переходит по переднему фронту единичноИнформация, поступающая на Д-вход го сигнала, сформированного на единичном триггера 89 записывается в него по заднему выходе трлггера 90 (на D.-вход триггера 92 фронту синхроимпульса, поступившего на постоянно подан нулевой потенцлал), а в

С-вход со входа 60 блока 7. единичное состояние триггер 92 переходит

16

1807493

15 по нулевому сигналу, поступившему на вход

32 блока 7 с выхода 33 дешифратора 6 управления (фиг. 5).

Элемент И 93 (фиг. 6) служит для формирования единичного сигнала готовности, поступающего с его выхода (выход 49 блока

7) на вход 49 генератора 5 тактовых импульсов (фиг. 1).

Единичный сигнал на выходе элемента

И 93 (фиг. 6) формируется следующим образом, — и ри отсутствии обращения микроп роцессора к ОЗУ (единичный сигнал на выходе элемента НЕ 94) — постоянно; — при обращении микропроцессора к

ОЗУ(нулевой сигнал на выходе элемента НЕ

94) — только в том случае, если триггер 91 находится в единичном состоянйи, Элемент HE 94 служит для инвертирования сигнала, поступающего на вход 44 блока 7 (признак обращения микропроцессора к ОЗУ).

Таким образом, благодаря взаимной блокировке триггеров 88 и 90 осуществляется арбитраж системы высшего уровня и внутреннего микропроцессора при их обращении. К ОЗУ и формирование соответствующих сигналов управления.

Блок 8 управления вводом-выводом (фиг. 7) предназначен для формирования управляющих сигналов (CS-выбор кристалла и

WR — запись) для ОЗУ 62 блока 1 (фиг. 2) и сигнала управления ПЗУ (блок 4, фиг. 1), Элемент 2 И-ИЛИ 100 предназначен для формирования управляющего сигнала (С$ — выбор кристалла) для 03У 62 (фиг. 2), Его выход (выход 109 группы 36 выходов блока 8, фиг. 7) соединен со входом 67 группы 36 входов блока 1 (фиг, 2).

Нулевой сигнал на выходе элемента 2

И-ИЛИ 100 (фиг. 7), разрешающий работу

ОЗУ 62 (фиг, 2), появляется, если на выходе элемента И 102 (фиг. 7) присутствует нулевой сигнал и на входе 106 группы 48 входов блока 8 также присутствует нулевой сигнал, или в случае если на входе 59 и на входе 107 группы 48 входов — нулевые сигналы.

Элемент 2 И-ИЛИ 101 (фиг. 7) служит для формирования сигнала записи (WR) для

03У 62 (фиг, 2). 1=го выход (выход 108 группы

36 выходов блока 8, фиг. 7) соединен со входом 66 группы 36 входов блока 1 (фиг. 2).

Нулевой сигнал записи формируется на выходе элемента 2 И-ИЛИ 101 (фиг. 7) если одновременно нулевые сигналы присутствуют на входе 105 группы 23 входов и входе

106 группы 48 входов, или если на входе 32 и входе 107 группы 48 входов присутствуют нулевые сигналы, 15

55 блока 8 (фиг, 7) — отсутствии обращения микропроцессора к ОЗУ вЂ” и наличии нулевого сигнала RDM на входе 104 группы 23 входов, на выходе элемента ИЛИ 103 (выходе 37 блока 8) формируется нулевой сигнал, разрешающий работу ПЗУ,4 (фиг. 1).

Линейный блок 9 ввода-вывода (фиг.8) предназначен для осуществления обмена последовательными кодами данных между заявляемой системой и каналом связи вычислительной сети, Он может быть выполнен на базе микросхемы, например, типа

KP580B851(cM, кн, Микропроцессоры, кн, 1

l Под ред. Л.H.Ïðåñíóxèíà, — M. Высшая школа, 1986, с. 211-219, рис. 7,28, 7,29) и функционирует по известному для этой схемы алгоритму. На фиг. 8 показаны только те входы и выходы схемы, которые необходимы для пояснения сущности изобретения и его выполнения.

Дешифратор 111 предназначен для распознавания кода собственного адреса блока 9 и кода, формируемого микропроцессором 3 (фиг. 1), в случае правильного приема сообщения из канала связи вычислительной сети по окончании его обработки

При поступлении на вход 43 блока 9 (фиг, 8) кода собственного адреса блока 9 на первом выходе дешифратора, соединенном с выходом 51 блока 9, формируется единичный сигнал. Если на вход 43 поступил код, соответствующий правильному приему сообщения из сети, то на втором выходе дешифратора 111, соединенном с выходом 50 блока 9. формируется единичный сигнал запроса прерывания, Элемент И 112 предназначен для формирования сигнала управления (Выбор устройства) для блока 110. Нулевой сигнал на выходе элемента И 112 формируется при обращении микропроцессора к блоку 8 (единичный сигнал на первом выходе дешифратора 111) и отсутствии сигнала ошибки (нулевой сигнал на входе 57).

Генератор 113 является известным элементом и предназначен для синхронизации работы блока 110 известным образом, Элемент И 102 предназначен для формирования обобщенного сигнала обращения микропроцессора к памяти, Для этого на его входы со входов 104 и 105 группы 23 поступают соответственно сигналы RDM u

WRM, формируемые системным контролле- ром 2 (фиг, 3). При наличии хотя бы одного из указанных выше сигналов на выходе элемента И 102 формируется нулевой сигнал.

10 Элемент ИЛИ 103 (фиг, 7) служит для формирования сигнала управления ПЗУ 4 (фиг. 1). При нулевом сигнале на входе 44

18 07493

Выход 114 группы 43 адресных входов данных, количество разрядов в каждом бло(например, разряд А0 кода адреса) блока 9 ке данных, число разрядов останова, режим предназначен для формирования сигнала работы, наличие или отсутствие разряда

Управление/данные (У/Д) на одноименный четности каждого блока данных (в рамках вход блока 110, который предназначен для 5 предлагаемого изобретения контроль на идентификации сигнала записи (чтения) четность каждого блока данных не испольданных или уйравляющих сигналов. зуется, т,к. все сообщение контролируется

С выходов 76 и 77 системного контрол- программно на основе циклического кода). лера 2 (фиг. 3) через группу24 выходов блока Управляющие слова подразделяются на

2 на входы 115 и 116 блока 9 (фиг. 8) посту- 10 два типа: инструкции режима и инструкции пают.сигналы Чтение(ЧТ) и Запись(ЗП), по . команды. которым разрешается передача данных и При передаче данных блоком 9 осущеинформации о состоянии на шину16данных ствляется преобразование данных, постуиз блока 110 или данных и управляющих пающих с группы 39 входов-выходов. в сигналов с шины 16 даннйх в блок 110 через 15 параллельном коде в последовательность г