Преобразователь угла поворота вала в код

Преобразователь угла поворота вала в код

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройствомМЦель -упрощение преобразователя путем исключения механической юстировки отсчетов и повышение точности. В преобразователь, содержащий генератор 1 импульсов, делитель 2 частоты, формирователь 3 питания, блок 4 фазовращателей, первый блок 5 формирователей импульсов,

COIO3 СОВЕТСКИХ сОциАлистических

РЕСПУБЛИК (я)л НОЗМ 1/64. 1(06

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) Й1 0

Il

li I

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4918075/24 (22) 13.03.91 (46) 07.04,93, Бюл. Иг 13 (71) Научно-исследовательский институт автоматики и приборостроения (72) В.И.Белов. E.Â.Çàìoëîä÷èêoB, А, К.Смирнов и В. С, Tóðåâñêèé (56) Авторское свидетельство СССР

М 840994, кл. Н 03 M 1/64, 1979, Авторское свидетельство СССР

М 595755, кл. Н 03 М 1/64, 1976.

Авторское свидетельство СССР

N- 1381711, кл, Н 03 М 1/64, 1986, . SU i 1807560А1 (54) ПРЕОБРАЗОВАТЕЛЬ УГЛА ПОВОРОТА

ВАЛА В КОД (57) Изобретение относится к автоматике и вычислительной технике и может быть использо- вано для связи аналоговых источников информации с цифровым вычислительным устройством . Цель — упрощение преобразователя путем исключения механической юстировки отсчетов и повышение точности. В преобразователь, содержащий генератор 1 импульсов, делитель 2 частоты, формирователь 3 питания, блок 4 фазовращателей, первый блок 5 формирователей импульсов, 0О

О (Л с

1807560 ской юстировки. В блоки 7 и 8 записывается текущая информация об угловом положении фазовращателей, Блоки 9 — 16 и шины 17, 18 предназначены для определения взаимного расположения фазовращателей, согласования отсчетов и формирования однозначного позиционного кода для всех отсчетов в диапазоне 360 . 2 ил. первый блок 7 регистров, введен второй блок 6 формирователей импульсов, блоки 8 и 9 регистров, блоки 10-13 сумматоров, блок

14 элементов памяти, умножители 15 и 16, кодовые шины 17 и 18, Фазовращатели блока 4 с некратными коэффициентами электрической редукции устанавливают независимо друг от друга на входном валу без механичеИзобретение относится к автоматике и рователей блока д и блока 6 по ключены к тактовым вычислительной технике и может ыть исб ис- входам соответствующих регистров блока 8.

Инфо мационные входы всех регистров пользовано для связи аналоговых источников нформацион н о ма иис ци ровым вычислительнымус- блоков 7 и 8 соединены с выходами разрятройством. 5 довделителя 2 частоты, а выходы регистров

Целью изобретения является упроще- блоков 7 и 8 попарно подключены к сумминие преобразователя путем исключения меха- ру щ ю им и вычитающим входам сумматоров лака 10. Выходы фазовращателей лока .б 4 нической юстировки отсчетов и повышение блока выбо а фазовращате- с отрицательным смещением по фазе в фунчены к инфо мационным лей с несовпадающими гармоническими 10 кции а подключены к инф р составляющими погрешностеи и их взаим- вхо ам о ми ователей блока 6. ной компенсации в ЦВК по известной мето- Выходы разрядов сумматоров

10/2 (без учета знака) подключены к одной дике.

На фиг, 1 показана структурная схема группе входов сумм р ммато ов 20 блока 14/1 и прео разователя угла пов б поворота вала в код; 15 14/2 соответственно, Выходы младших(К-1) на фиг. 2 — структурная схема одного из разрядов регистров /, / од элементов блока памяти. суммирующим входам сумматоров 21 блат ь (фиг. 1) содержит ге- ков 14/1, 14/2, вычитающие входы которых нератор 1 импульсов, делитель 2 частоты, соединены с выходами (К- } старших раэряформирователь 3 питания, блок 4 фазовра- 20 дов соответствующих сумматоров 20, Выхо, б 5 6 фо мирователей им- ды младших согласующих разрядов че ыкг ппе б 7-9 стров блоки 10-13 умножителей 16, 15 подключены ру в 1 блоков с мматоров, блок 14 элементов памяти, ум- суммирующих входов сумматоров 2

18. 14/3 14/14, группа вычитающих входов коножители 15 и 16, кодовые шины 17 и

Выходы преобразователя подключены к 25 торых соединена с выходами равноценных входам цифрового вычислитель слительного комп- старших разрядов соответствующих сумматоров 20. Одна группа входов сумматора 20 лекса (ЦВК) 19.

Э б 1Д (фиг. 2) содержит сум- блоков 14/3, 14/4 соединена с д выхо ами лемент лока иг.

10/3 и еги20 21 стр 22, индикатор 23, старших разрядов сумматора / р коммутатор 24, шину 25 нулевого и шину 26 30 стра 9/2 соответственно. Эти разр д яыпо своей цене эквивалентны младшим согласуи 15 и слеблок 4 содержит фазовращатель 4/1 ющим разрядам умножителей 16 и и слегрубого отсчета (ГО) (с коэффициентом алек- дующему за ним младшему разряду, Другая

Р1), ф атель 4/2 группа входов сумматоров 20 постоянно промежуточного отсчета () с коэ от чета (ПО) с коэффици- 35 подключена к шинам 26 и 25 единичного и ентом электрическои р с ой редукции Р2 и фа- нулевого потенциалов, при этом вход старзовращатель 4/3 точного отсчета ТО с шего разряда и вход следующего младшего ф нтом электрической редукции после младшего согласующего разряда падине 26 а остальные разряды

РЗ,Всефазовращателиустановленынводном ключены к шине 26, а о т валу и выполнены в виде однофазных фазов- 40 подключены к шине 25. ращателей с фазосдвигающими элемента- ° з я ов мо ля с мматора 21 ми. Выходы фазовращателей блока 4 с Выходы разрядов модуля сумматора положительным смещением по ф ением по фазе в фун- подключены к информационным входам рек ии гла а поворота вала подключены к гистра 22, тактовый вход которого является информационным входам формирователей 45 тактовым входом с у блока 5. Выходы формирователей блока 5 та блока 14. Выход регистра 22 подключен к то 23. Инфо мация коммутатора подключены к тактовым входам соответст- индикатору . нф р вующих регистров блока, а выходы блока 7, а выходы форми- 24 устанавливается перемычками с ш .нами

1807560

10

25

40

55 единичного 26 и нулевого 25 потенциалов в зависимости от информации на выходах индикатора 23. Выходы регистров 7/1, 7/2, умножителей 16, 15 подключены к суммирующим входам сумматоров блока 11, а выходы элементов 14/1, 14/2. 14/3, 14/4 подключены к вычитающим входам эквивалентных по цене разрядов сумматоров блока 11. Выход знакового разряда сумматоров блока 11 не используется. Выход старшего разряда модуля каждого из сумматоров 11/1, 11/2 под-, ключен к одному входу соответствующего одноразрядного сумматора 13/1, 13/2. Выходы старших (К-1) разрядов сумматоров

10/1, 10/2 подключены к суммирующим входам, а выходы младших (К-1) разрядов сумматоров 11/1, 11/2 подключены к вычитающим входам сумматоров 12/1, 12/2 соответственно. Выходы знаковых разрядов сумматоров 12/1, 12/2 подключены к другому входу соответствующих одноразрядных сумматоров 13/1, 13/2. Выходы сумматоров

13/1, 13/2 подключены к входам старших (К+1)-х разрядов регистров 9/1, 9/2, а выходы К разрядов сумматоров 10/1, 10/2 подключены к входам К младших разрядов регистров 9/1, 9/2 соответственно, Выходы (К+1) разрядов регистра 9/1 подключены к одной группе входов умножителя 15, другая группа входов которого соединена с кодовой шиной 17. Код шины 17 равен отношению Р 2/P 1 коэффициентов электрической редукции фазовращателей 4/2 и 4/1. Выходы старших (значащих) разрядов модуля сумматора 11/3, 11/4 подключены к одной группе входов сумматоров 13/3, 13/4. Выходы младших согласующих разрядов сумматоров 11/3, 11/4 подключены к вычитающим входам сумматоров 12/3, 12/4 соответственно, суммирующие входы которых соединены с выходами старших разрядов сумматора 10/3 и регистра 9/2. Выходы знаковых разрядов сумматоров 12/3, 12/4 подключены к младшему разряду другой

) группы входов соответствующих сумматоров 13/3, 13/4. Остальные старшие разрядов другой группы входов сумматоров 13/3, 13/4 соединены с общей шиной (на чертеже не показано), Выходы сумматоров 13/3, 13/4 подключены к входам старших разрядов регистров 9/3, 9/4, выходы К-разрядов сумматора 10/3, регистра 9/2 подключены к входам К младших разрядов регистров 9/3 и 9/4 соответственно. Выходы всех разрядов регистра 9/4 подключены к одной груп- . пе входов умножителя 16, другая группа входов которого соединена с кодовой шиной 18. Код шины 18 равен отношению

РЗ/Р2 коэффициентов электрической редукции фазовращателей 4/3 и 4/2.

Выход генератора 1 импульсов подключен к тактовым входам формирователей импульсов блоков 5 и 6, тактовым входам регистров 22 блока 14 памяти l1 тактовым входам регистров блока 9.

Выходы регистра 9/3 и умножителя 16 подключены к входам ЦВК 19.

Преобразователь работает следующим образом.

Генератор 1 вырабатывает высокочастотные импульсы частотой fr . На выходах разрядов делителя 2 частоты формируется пилообразно изменяющийся код с частотой

fn = fr>/2 . Формирователь 3 вырабатывает

15 синусоидальный сигнал переменного тока частоты fn для питания фазовращателей блока 4. На выходах каждого фазовращателя блока 4 вырабатываются два сигнала переменного тока частоты fn, сдвинутые по фазе на углы + Р а, где P — коэффициент электрической редукции соответствующего фазовращателя. Формирователи блока 5 вырабатывают импульсы при переходе через ноль выходных сигналов фазовращателей блока 5 (например, при положигельном градиенте). сдвинутых по фазе на угол

+ P й. Формирователи блока 6 вырабаты- . вают импульсы при переходе через ноль выходных сигналов фазовращателей блока 4, 30. сдвинутых по фазе на угол — P а . По передним фронтам выходных импульсов формирователей блока 5 код делителя 2 частоты записывается в соответствующие регистры блока 7, а по передним фронтам выходных импульсов формирователей блока 6 код делителя 2 записывается в соответствующие регистры блока 8. Для исключения сбоев при записи кодов делителя 2 в регистры блоков 7 и 8 в формирователях блоков 5 и 6 производится синхронизация формируемых импульсов сигналами генератора 1. В сумматорах блока 10 формируются разности кодов (без учета знака) соответствующих регистров блоков 7 и 8. При этом скорость изменения кодов в сумматорах, блока 10 вдвое превышает скорость изменения кодов в регистрах блоков 7 и 8, что равносильно удвоению коэффициента Р электрической редукции фазовращателей блока 4. В процессе вычитания кодов в сумматорах блока 10 происходит компенсация погрешности смещения входного напряжения блока 4 относительно кода делителя 2.

B преобразователе отсутствует начальная юстировка нулевых положений фэзовращателей блока 4 относительно друг друга, а также нулевых кодов регистров блоков 7, 8 и сумматоров блока 10 относительно друг друга. В сумматорах 20 блока 14 произво1807560

В сумматоре 12/3 сравнивается код младших согласующих разрядов сумматора

11/4 с кодом равнозначных старших разрядов сумматора 10/3, Знак разности

N1oc — N11c с выхода сумматора 12/3 суммируется в сумматоре 13/3 с кодом старших значащих разрядов сумматора 11/3, Результат суммируется с выходов сумматора

13/3 записывается фронтом выходного импульса генератора 1 в старшие разряды регистра 9/3, в младшие К разрядов которого записывается выходной код сумматора

10/3, В результате в регистре 9/3 сформируется полный выходной код преобразователя. Точность выходного кода в регистрах

9/3 и 9/4 определяется точностью формирования кодов соответственно в сумматорах

10/3 и 10/2, В ЦВ К 19 производится цифровая коррекция технологических погрешностей путем сравнения выходных кодов умножителя 16 и регистра 9, выделения высших пространственных гармонических составляющих и их компенсация. Начальным кодом может быть любой код преобразователя, соответствующий принятому исходному угловому положению. Начальный код может быть сформирован в виде перемычек с шинами единичного и нулевого потенциала и подан на вычитающие входы сумматора, входящего в состав ЦВК, на суммирующие входы этого сумматора поступает выходной код регистра 9/3 (регистра 9/2), Срабатывание регистров 22 блока 14 и регистров блока

9 может осуществляться от одних и тех же фронтов выходных импульсов генератора 1, что и срабатывание регистров блоков 7 и 8 (например, как это осуществляется в сдвигающем регистре). Для повышения быстродействия можно осуществлять срабатывание регистров блоков 7, 8, 9/4 регистра 22 блока

14/4 по одним фронтам импульсов генератора 1, а срабатывание регистров 9/1, 9/2, 9/3 и регистров 22 блоков 14/1, 14/2, 14/3 — по другим фронтам, что не имеет существенного значения для достижения цели изобретения, а поэтому не отражено на чертеже и в формуле изобретения.

В процессе эксплуатации все блоки преобразователя за исключением блока 14 памяти работают аналогично описанному процессу формирования выходного кода.

Блок 14 работает только на воспроизведение кодов на вычитающие входы сумматоров блока 11, Поскольку выходы блока 14 выполнены в виде перемычек с шинамиединичного и нулевого потенциала, выходная информация блока 14 не стирается при любых переключателях питающих напряжений. В сумматорах блока 10 формируются текущие значения К младших разрядов кодов. соответствуюгцих углам поворота фазовращагелей блока 4. В сумматорах 13/1 и

13/2 формируется по одному старшему разряду для кодов сумматоров 10/1 и 10/2, В

5 регистрах 9/1 и 9/2 формируются независимые друг от друга текущие значения (К+1) разрядов кодов углов поворота фазовращателей 4/1 и 4/2. С помощью блоков 15, 14/4.

11/4. 12/4, 13/4 производится согласова10 ние кодов регистров 9/1 и 9/2. В регистре

9/4 формируется согласованный код регистров 9/1 и 9/2 с дискретностью

Ьа = 2>т/Р 2 2" . С помощью блоков

16. 14/3, 11/3, 12/3 и 13/3 производится согласование кодов регистра 9/4 и сумматора 10/3. В регистре 9/3 формируется выходной код преобразователя с дискретностью

Ьez =2л/Р 3 2" . Диапазон одно20 значного преобразователя равен 2 X/Р1.

Достоинством преобразователя является высокая точность, которая обеспечивает25

50 ся высокой точностью формирования кодов в сумматорах 10/3, 10/2 и возможностью взаимной коррекции кодов 9/3 и умножителя 16 с помощью ЦВК по известной методике, Отсутствие механической юстировки фазовращателей и отсчетов в каждом фазовращателе упрощает преобразователь, обеспечивая возможность оперативной замены фазовращателей и электронного прибора в процессе эксплуатации, расширяет допуски на нестабильность работы формирователя питания, на технологические погрешности фазовращателей 4/,1 и 4/2, Формула изобретения

Преобразователь угла поворота вала в код, содержащий последовательно соеди- ненные генератор импульсов, делитель час-. тоты, формирователь питания, выход которого подключен к входу блока фазовращателей, одна группа выходов блока фазовращателей подключена к группе входов первого блока формирователей импульсов. выходы которого подключены к тактовым входам первого блока регистров, о т л и ч а-. ю шийся тем. что, с целью повышения точности и упрощения преобразователя. а него введены второй блок формирователей импульсов, второй и третий блоки регистров, с первого по четвертый блоки сумматоров, блок элементов памяти, первый и второй умножители, первая и вторая кодоBtIå шины, другая группа выходов блока фазовращателей подключена к группе входов .второго блока формирователей импульсов, выходы которого подключены к тактовым входам второго блока регистров, информационные входы первого и второго блоков регистров соединены с выходами разрядов

1807560

Фиг.2 дели, еля частоты, а группы выходов первого и второго блоков регистров попарно подключены к группам входов первого блока сумматоров, первая, вторая и третья группы выходов первого блока сумматоров подключены соответственно к первым, вторым и третьим группам входов блока элементов памяти, третьего блока сумматоров и третьего блока регистров, первая и вторая группы выходов третьего блока регистров подключены к первым группам входов соответственно первого и второго умножителей, вторые группы входов которых соединены соответственно с первой и второй кодовыми шинами, третья группа выходов третьего блока регистров подключена к четвертым группам входов блока элементов памяти, третьего блока сумматоров и третьего блока регистров, первая и вторая группы выходов первого блока регистров, группы выходов второго и первого умножителей подключены соответственно к пятым, шестым, седьмым и восьмым группам входов блока элементов памяти, к первым; вторым, третьим и четвертым группам входов второго блока сумматоров, группы входов с пятой по восьмую которого соединены соответственно с группами выходов с первой по четвертую блока элементов памяти, группы выходов с первой по четвертую второго бло5 ка сумматоров подключены к группам входов с пятой по восьмую третьего блока сумматора, выходы с первого по четвертый которого подключены к входам с первого по четвертый четвертого блока сумматоров, 10 первый и второй выходы, пятая и шестая группы выходов второго блока сумматоров подключены соответственно к пятому и шестому входам, первой и второй группам входов четвертого блока сумматоров, первый и

15 второй выходы, первая и вторая группы выходов которого подключены соответственно к первому и второму информационным входам, к пятой и шестой группам входов третьего блока регистров, четвертая группа

20 выходов третьего блока регистров и группа выходов второго умножителя являются первой и второй группами выходов преобразователя, выход генератора импульсов подключен к синхронизирующим входам

25 первого и второго блоков формирователей импульсов.