Устройство для контроля цифровых блоков

Устройство для контроля цифровых блоков

Реферат

 

Устройство содержит блок управления, генератор тестовых последовательностей, блок анализа, блок индикации, блок подключения объекта контроля, контактный имитатор нагрузки, преобразователь ток-напряжение, источник питания, счетчик циклов, блок предельного значения, регистр максимального значения. 3 ил.

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре контроля при электротермотренировке цифровых блоков и при испытаниях их на ресурс. Цель изобретения повышение достоверности контроля цифровых блоков за счет определения величины и скорости изменения информативного параметра за счет контроля путем циклической выборки и подачи последовательностей входных сигналов. Поставленная цель достигается тем, что в устройство для контроля цифровых блоков, содержащее блок управления, генератор тестовых последовательностей, блок анализа, блок индикации, блок подключения объекта контроля (ОК), выходы которого подключены к имитатору нагрузки, входы соединены с первыми выходами генератора тестовых последовательностей, а вход информативного сигнала подключен к первому входу блока анализа и через преобразователь к источнику питания, второй вход блока анализа подключен к первому выходу блока управления, первые выходы соединены с первыми входами блока индикации, вторые входы которого соединены с третьими адресными входами блока анализа и с вторыми выходами генератора тестовых последовательностей, первые входы которого подключены к вторым выходам блока управления, а третьи выходы синхронизации соединены с четвертыми входами блока анализа, введены счетчик циклов, блок сравнения предельного значения и регистр максимального значения, первые входы которого соединены со вторыми выходами блока анализа, вторые входы с третьими выходами генератора тестовых последовательностей и первыми входами счетчика циклов, а выходы подключены к пятым входам блока анализа и к первым входам блока сравнения предельного значения, вторые входы которого соединены с третьими выходами блока управления, выход подключен к второму входу генератора тестовых последовательностей, третий вход которого соединен с первым выходом счетчика циклов, вторые выходы которого подключены к третьим входам блока индикации, а вторые входы соединены с четвертыми выходами блока управления. В изобретении за интегральный (информативный) параметр состояния испытуемого цифрового блока взят статический ток потребления. Известно, что статический ток потребления цифровым блоком изменяется и зависит от сочетания включенных-выключенных элементов, входящих в него, их нагрузок и от входных сигналов. Повышение температуры среды, окружающей цифровой блок, приводит к увеличению статического тока потребления, что ведет либо к катастрофическим отказам блока, либо к постепенным, которые называют параметрическими или деградационными. При постепенных отказах величина и скорость изменения информативного сигнала характеризуют время достижения его предельного значения согласно ТУ на блок. Учитывая длительное время (100-500 ч) электротермотренировки цифровых блоков и осуществляя контроль скорости изменения статического тока потребления, можно дать с определенной достоверностью данные о надежности испытуемого цифрового блока. В предлагаемом устройстве обеспечивается сравнение величины информативного сигнала с первоначальным значением, принятым за эталонное, в каждом цикле выборки и подачи тестовых последовательностей, а затем суммирование величины изменения с величинами, полученными в предыдущих циклах. Зная количество циклов N выборки и подачи тестовых последовательностей, что эквивалентно времени Т испытания, можно определить показатель К, характеризующий скорость изменения информативного сигнала K где I_{с максj} максимальное значение статического тока потребления на j-ом цикле выборки и подачи тестовых последовательностей. Определение максимальной величины изменения информативного сигнала I_смаксj проводится на каждом тесте и в каждом цикле подачи тестовых последовательностей в течение всего времени испытаний. При этом должно выполняться соотношение I_смаксj I_спредТУ, где I_спред ТУ предельно допустимое значение статического тока потребления по ТУ для данного вида испытаний. Аппаратная реализация этого соотношения позволяет выявлять катастрофические отказы цифровых блоков. На фиг. 1 представлена структурная схема устройства для контроля цифровых блоков; на фиг. 2 структурная схема генератора тестовых последовательностей; на фиг. 3 структурная схема блока анализа. Устройство содержит блок 1 управления, генератор 2 тестовых последовательностей, блок 3 анализа, блок 4 индикации, блок 5 подключения ОК, имитатор 6 нагрузки ОК, преобразователь 7 ток-напряжение, источник 8 питания ОК, счетчик 9 циклов, блок 10 предельного значения, регистр 11 максимального значения. Вторая, четвертая и третья группы выходов блока 1 управления подключены соответственно к первым входам генератора 2 тестовых последовательностей, к вторым входам счетчика 9 циклов и блока 10 сравнения предельного значения, а первый выход соединен с вторым входом блока 3 анализа. Второй и третий входы генератора 2 тестовых последовательностей подключены соответственно к выходам блока 10 сравнения предельного значения и первым выходам счетчика 9 циклов, первые выходы подключены к первым входам блока 5 подключения ОК, вторые выходы соединены с третьими входами блока 3 анализа и вторыми входами блока 4 индикации, а третьи выходы соединены с четвертыми входами блока 3 анализа, первым входом счетчика 9 циклов, вторым входом регистра 11 максимального значения. Пятые входы блока 3 анализа соединены с первыми входами блока 10 сравнения предельного значения и через регистр 11 максимального значения соединены с вторыми выходами блока 3 анализа, первые выходы которого подключены к первым входам блока 4 индикации, третьи входы которого подключены к вторым выходам счетчика 9 циклов. Выходы блока 5 подключения ОК соединены с имитатором 6 нагрузки, а второй вход подключен к первому входу блока 3 анализа и через преобразователь 7 к источнику 8 питания. Блок 1 управления содержит элементы коммутации и служит для задания режимов работы всего устройства. Генератор 2 тестовых последовательностей (фиг. 2), выполненный, например, на ТТЛ логических элементов, содержит генератор 12, первый 13 и второй 14 инверторы, первый 15 и второй 16 ждущие мультивибраторы, первый 17 и второй 18 коммутаторы, триггер 19, первый 20 и второй 21 элементы И, счетчик 22, блок 23 памяти, первый 24, второй 27 и третий 28 элементы задержки, формирователь 25 синхроимпульсов, включающий первый 26-1, второй 26-2, третий 26-3 и четвертый 26-4 мультивибраторы, соединенные последовательно, блок 29 шинных формирователей, выходы которого подключены к первым выходам генератора 2 тестовых последовательностей и D-триггера 30, соединенный выходами с первыми входами блока 29 шинных формирователей, выполненного на элементах, обеспечивающих сопряжение по нагрузке и логическим уровням с объектом контроля, например 571 ЧЛ2. Первые входы D-триггера 30 соединены с выходами блока 23 памяти, выполненного, например, на элементах К 541 РУ1, второй вход соединен с выходом первого 24 элемента задержки, а третий вход с входом второго 27 элемента задержки, первым входом триггера 19, первым входом первого элемента И 20 и выходом второго ждущего мультивибратора 16. Для обеспечения управления работой генератора 2 тестовых последовательностей снабжен входами 31, одновременно являющимися его первыми входами, первая, вторая, третья, четвертая, пятая, шестая, седьмая и восьмая шины которых соединены соответственно с входом второго ждущего мультивибратора 16, первым входом первого коммутатора 17, вторым входом блока 29 шинных формирователей, первым и вторым входами блока 23 памяти, первым входом счетчика 22, входом первого ждущего мультивибратора 15 и через первый 13 инвертор с входом второго коммутатора 18. Тактовая частота устройства формируется с помощью генератора 12, выход которого подключен к второму входу второго коммутатора 18, третий вход которого соединен с входом первого инвертора 13, четвертый вход подключен к первому выходу первого ждущего мультивибратора 15, а выход соединен с первым входом второго элемента И 21. Второй вход триггера 19 является установочным и подключен к второму выходу первого ждущего мультивибратора, другие входы триггера 19 являются обнуляющими, при этом третий и четвертый входы соединены соответственно с вторым и третьим входами генератора 2, а выход подключен к второму входу второго элемента И 21, выход которого соединен с входом формирователя 25 синхросигналов, вторым счетным входом счетчика 22 и входом первого элемента задержки 24. Для параллельной записи адресного кода счетчика 22 снабжен третьим (установочным) входом, соединенным с выходом первого элемента И 20, второй вход которого подключен к входу третьего элемента задержки 28 и первому выходу счетчика 22, второй выход которого соединен с третьим входом первого коммутатора 17 и является вторыми выходами генератора 2. Второй вход блока 29 шинных формирователей служит для установки третьего состояния на выходах шинных формирователей и подключен к второму, а через второй 14 инвертор к четвертому входам первого коммутатора 17, выход которого соединен с третьим входом блока 23 памяти, обеспечивающего ресурсы памяти для формирования тестовой последовательности. Четвертый вход блока 23 памяти соединен с шиной 34 низкого логического уровня и обеспечивает режим выборки информации при подаче на второй вход (ЗАПИСЬ-ЧТЕНИЕ) высокого логического уровня, соответствующего режиму ЧТЕНИЕ информации. Выходы второго 27 и третьего 28 элементов задержки, выходы первого 26-1, второго 26-2, третьего 26-3 и четвертого 26-4 мультивибраторов, являющиеся соответственно первым, вторым, третьим и четвертым выходами формирователя 25 синхросигналов, соединены с шинами 27, составляющими третьи выходы генератора 2, которые служат для синхронизации работы устройства. Блок 3 анализа (фиг. 3) содержит усилитель 38, аналого-цифровой преобразователь 39, блок 40 памяти эталона, первое 41, второе 42 и третье 43 арифметико-логические устройства, цифровой компаратор 44, мультиплексор 45, D-триггер 46, первый 47 и второй 48 дешифраторы. Блок 3 анализа обеспечивает усиление и преобразование аналогового информативного сигнала в цифровую форму, для чего информативный сигнал, поступающий на первый 49 вход блока 3 анализа, через усилитель 38, выполненный как масштабный усилитель, поступает на второй вход аналого-цифрового преобразователя 39, первый вход которого является синхронизирующим и подключен к третьей шине 37-3 четвертой группы входов блока 3 анализа. Блок 40 памяти эталона предназначен для хранения эталона информативного сигнала и снабжен первым входом, на который поступает эталон информативного сигнала, а также вторым, третьим и четвертым входами, которые соединены соответственно с четвертой шиной 37-4 четвертой группы входов, третьим и вторым входами блока 3 анализа и служат для выборки кристалла формирования сигнала ЗАПИСЬ-ЧТЕНИЕ и формирования адресного кода, в качестве элементов блока 40 памяти эталона могут быть использованы микросхемы, например, К541 РУ1. Выход блока 40 памяти эталона соединен с вторым входом цифрового компаратора 44 и третьими входами первого 41 и второго 42 арифметико-логических устройств, вторые входы которых подключены к выходу аналого-цифрового преобразователя 39 и первому входу цифрового компаратора 44, выход которого соединен с третьим входом мультиплексора 45, предназначенного для выделения на его выходе, подключенном к второму входу блока 3 анализа, величины изменения информативного сигнала при сравнении с эталонным сигналов. Первый и второй входы мультиплексора 45 подключены соответственно к выходам первого 41 и второго 42 арифметико-логических устройств, выполненных, например, на элементах 533 ИП3, первые входы которых подключены к выходу первого 47 дешифратора, который формирует код операции А-В. Выход второго 48 дешифратора подключен к первому входу третьего 43 арифметико-логического устройства, выход которого, в свою очередь, соединен с первым входом D-триггера 46, информация с выхода которого поступает на первый выход 53 блока 3 анализа и на третий вход третьего 43 арифметико-логического устройства для суммирования с максимальной величиной изменения информативного сигнала поступающего на пятый вход 52 блока 3 анализа. Сигналы управления работой D-триггера 46 поступают на его второй и третий входы которые являются обнуляющими и стробирующими и подключены соответственно к первой 37-1 и второй 37-2 шинам четвертой группы входов. В качестве логических элементов блока 3 анализа могут быть использованы типовые микросхемы, например серий 531 и 533. Блок 4 индикации содержит буферные усилители и элементы индикации и предназначен для отображения номера текущего теста, номера текущего цикла и результата контроля. Счетчика 9 циклов предназначен для задания числа циклов подачи тестовых воздействий, что эквивалентно времени испытаний (электротермотренировки) цифрового блока. Блок 10 сравнения предельного значения служит для сравнения величины изменения информативного сигнала с предельно допустимым значением этого сигнала. Регистр 11 максимального значения предназначен для запоминания поступающего на его входы информативного сигнала, если это значение больше значения, записанного на предыдущих тактах работы устройства. Устройство работает следующим образом. Процесс испытаний разбит на три этапа: 1. Загрузка тестов. Перед началом работы (испытаний) с помощью блока 1 управления загружают тестовую информацию в генератор 2 тестовых последовательностей, в памяти которого она хранится в течение всего времени испытаний. 2. Запись эталонного информативного сигнала. После установки ОК в блок 5 подключения от источника 8 питания через преобразователь 7 подают электропитание на испытуемый блок (ОК), выходы которого подсоединены к имитатору 6 нагрузки. С помощью блока 1 управления счетчик 9 циклов устанавливают в "1" (один цикл прогона тестов), в генератор 2 записывают конечный адрес тестов, устанавливают блокировку блока 10 предельного значения и подают команду ПУСК. По этом команде начинают поступать из генератора 2 входные воздействия на ОК, а в блок 3 анализа через преобразователь 7 поступает информативный сигнал о величине статического тока и запоминается в качестве эталонного. Одновременно из генератора 2 сигнал со счетчика тестов поступает в блок 3 анализа и блок 4 индикации, а синхроимпульсы для синхронизации работы устройства формируются таким образом, чтобы учесть задержку времени на окончание переходного процесса от подачи теста до начала преобразования информативного сигнала. После записи информативных сигналов от воздействия на ОК всех тестов счетчик 9 циклов обнуляется по сигналу из генератора 2 тестовых последовательностей. 3. Режим работы. В этом режиме производится циклический прогон тестовых последовательностей после установления тепловых переходных процессов в испытуемом блоке, время тепловых переходных процессов от 0,5 до 2 ч. Из блока 1 управления по команде СТОП в счетчик 9 циклов записывается количество циклов, что определяет время электротермотренировки ОК, одновременно устанавливается код предельно допустимой величины информативного сигнала, записывается конечный адрес счетчика тестов в генераторе 2, снимается блокировка блока 10 предельного значения. По команде ПУСК из блока управления начинают поступать тестовые воздействия на ОК из генератора 2. В каждом рабочем такте информативный сигнал через преобразователь 7 поступает в блок 3 анализа, где он сравнивается в эталонным значением. Результат сравнения подается на регистр 11 максимального значения, который выделяют максимальное значение информативного сигнала за один цикл подачи тестов. Это значение поступает в блок 3 анализа, суммируется с предыдущим значением и запоминается. В каждом цикле значение информативного сигнала, зафиксированное в регистре 11, поступает в блок 10 сравнения предельного значения, где сравнивается с предельно допустимым изменением информативного сигнала. В случае если изменение сигнала превысит допустимое, блок 10 выдает сигнал о прекращении работы генератора 2, в блоке 4 индикации отображается результат контроля, а испытуемый блок снимается с испытаний. Если изменение информативного сигнала не превышает допуск, то после окончания всех циклов подачи тестов в блоке 4 индикации фиксируется контрольная сумма изменений информативного сигнала, по которой определяется скорость его изменения для оценки надежности испытуемого цифрового блока. Использование данного изобретения по сравнению с известными повышает надежность результатов контроля за счет определения величины и скорости изменения информативного параметра за время контроля и позволяет судить о надежности цифрового блока. Кроме того, позволяет установить момент испытаний, когда информативный параметр превысит предельно допустимое значение. Предлагаемое устройство проще, чем известное, что связано с тем, что не анализируются выходные сигналы ОК, а упрощение аппаратуры приводит к повышению времени ее безотказной работы, что важно при организации длительных испытаний.

Формула изобретения

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ, содержащее генератор тестовых последовательностей, блок анализа, блок индикации, источник питания, преобразователь, блок подключения объекта контроля, выходы которого соединены с имитатором нагрузки, а первые входы с первыми выходами генератора тестовых последовательностей, второй вход блока подключения объекта контроля соединен с первым входом блока анализа и через преобразователь с выходом источника питания, первые выходы блока анализа соединены с первыми входами блока индикации, вторые входы которого соединены с вторыми входами блока анализа и вторыми выходами генератора тестовых последовательностей, третьи выходы которого соединены с третьими входами блока анализа, отличающееся тем, что, с целью повышения достоверности контроля за счет определения величины и скорости изменения информативного сигнала за время контроля, в него введены блок управления, счетчик циклов, блок сравнения предельного значения и регистр максимального значения, первые входы которого соединены с вторыми выходами блока анализа, а вторые входы с третьими выходами генератора тестовых последовательностей, с первыми входами счетчика циклов и с четвертыми входами блока анализа, пятый вход которого подключен к первому выходу блока управления, вторые выходы которого подключены к первым входам генератора тестовых последовательностей, третьи выходы которого соединены с вторыми входами регистра максимального значения, выход которого соединен с вторым входом блока сравнения предельного значения и шестым входом блока анализа, третий выход блока управления соединен с вторым входом счетчика циклов, первый выход которого соединен с вторым входом генератора тестовых последовательностей, третий вход которого соединен с выходом блока сравнения предельного значения, второй выход счетчика циклов соединен с выходом блока сравнения предельного значения, второй выход счетчика циклов соединен с третьим входом блока индикации. 2. Устройство по п.1, отличающееся тем, что генератор тестовых последовательностей содержит генератор, первый и второй инверторы, первый и второй ждущие мультивибраторы, первый и второй коммутаторы, триггер, первый и второй элемент И, счетчик, блок памяти, первый, второй и третий элементы задержки, формирователь синхросигналов, формирователь синхросигналов, включающий четыре последовательно соединенных мультивибратора, выход каждого из которых соединен с выходами формирователя синхросигналов, блок шинных формирователей, выходы которого подключены к первым выходам генератора тестовых последовательностей, и D-триггер, выходы которого соединены с первыми входами блока шинных формирователей, первый вход - с выходами блока памяти, второй вход - с выходом первого элемента задержки, а третий вход - с входом второго элемента задержки, выходом второго ждущего мультивибратора, первыми входами триггера и первого элемента И, выход которого соединен с третьим входом счетчика, а второй вход подключен к входу третьего элемента задержки и к первому выходу счетчика, второй выход которого соединен с вторым выходом генератора тестовых последовательностей и третьим входом первого коммутатора, четвертый вход которого через второй инвертор соединен с вторым входом блока шинных формирователей и вторым входом первого коммутатора, а выход соединен с третьим входом блока памяти, четвертый вход которого соединен с шиной низкого логического уровня, выход первого инвертора соединен с первым входом второго коммутатора, выход которого соединен с первым входом второго элемента И, второй вход - с выходом генератора, третий вход - с входом первого инвертора, а четвертый вход - с первым выходом первого ждущего мультивибратора, второй выход которого соединен с вторым входом триггера, третий и четвертый входы которого соединены соответственно с вторым и третьим входами генератора тестовых последовательностей, а выход - с вторым входом второго элемента И, выход которого соединен с входом формирователя синхросигналов, вторым входом счетчика и входом первого элемента задержки, причем выходы второго и третьего элементов задержки и выходы формирователя синхросигналов подключены к третьей группе выходов генератора тестовых последовательностей, первые входы которого включают восемь групп шин, соединенных соответственно с входом второго ждущего мультивибратора, первым входом второго коммутатора, вторым входом блока шинных формирователей, первым входом блока памяти, вторым входом блока памяти, первым входом сечетчика, входом первого ждущего мультивибратора и входом первого инвертора. 3. Устройство по п.1, отличающееся тем, что блок анализа содержит усилитель, аналого-цифровой преобразователь, блок памяти эталона, первый, второй и третий арифметико-логические блоки, цифровой компаратор, мульпиплексор, D-триггеры и первый и второй дешифраторы, выходы первого дешифратора подключены к первым входам первого и второго арифметико-логических блоков, а второго - к первым входам третьего арифметико-логического блока, второй вход которого соединен с пятым входом блока анализа, третий вход - с выходами D-триггера и первыми выходами блока анализа, а выходы третьего арифметико-логического блока соединены с первыми входами D-триггера, второй и третий входы которого соединены соответственно с первой и второй входными шинами блока анализа, причем третья шина блока анализа соединена с первым входом аналого-цифрового преобразователя, второй вход которого через усилитель соединен с первым входом блока анализа, а выход подключен к первым входам блока памяти эталона и цифрового компаратора и вторым входам первого и второго арифметико-логического устройств, выходы которых подключены соответственно к первым и вторым входам мультиплексора, выход которого соединен с вторыми выходами блока анализа, а третий вход - с входом цифрового компаратора, второй вход которого соединен с третьими входами первого и второго арифметико-логического блоков и выходом блока памяти эталона, второй, третий и четвертый входы которого соединены соответственно с четвертой шиной четвертой группы входов, третьим и вторым входами блока анализа.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3

MM4A Досрочное прекращение действия патента Российской Федерации на изобретение из-за неуплаты в установленный срок пошлины за поддержание патента в силе

Номер и год публикации бюллетеня: 29-2000

Извещение опубликовано: 20.10.2000