Устройство для деления

Устройство для деления

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для выполнения операции деления над одиночными положительными числами, представленными в двоичной системе счисления с фиксированной запятой. Целью изобретения является повышение быстродействия устройства. Работа устройства основана на методе деления с восстановлением остатка. Для повышения быстродействия за счет вычисления в одном такте двух разрядов частного устройства содержит четыре коммутатора 3-6, три сумматора 10-12, регистры 7, 8, 9 делимого, делителя и частного, блок 14 управления, блок 13 выделения максимального результата. 2 ил., 3 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1809438 А1 (я)з G 06 F 7/50

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ г

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4888393/24 (22) 23,10.90 . (46) 15.04.93. Бюл. hk 14 (71) Воронежское центральное конструктор ское бюро Производственного объединения

"Полюс" (72) В.Н.Чернйшев и А.В,Сурков (56) Карцев М.А. Арифметика цифровых машин. M. Наука, 1969, с, 494, рис.5.1а.

Авторское свидетельство СССР

М 734682, кл. G 06 F 7/52, 1976. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислитель ной технике и предназначено для выполнения операции деления над одиночными положительными числами, представленными в двоичной системе счисления с фиксированной запятой. Целью изобретения является повышение быстродействия устройства, Работа устройства основана на методе деления с восстановлением остатка. Для повышения быстродействия за счет вычисления в одном такте двух разрядов частного устройства содержит четыре коммутатора 3-6, три сумматора 10-12, регистры 7, 8, 9 делимого, делителя и частного, блок 14 управления. блок 13 выделения максимального результата. 2 ил., 3 табл, 1809438

40

55

Изобретение относится к вычислительной технике и предназначено для аппарат-. ной реализации операции деления чисел в формате с фиксированной запятой в быстродействующих цифровых специализированных вычислительных устройствах и системах.

Целью изобретения является повышение быстродействия за счет исключения временных затрат на подготовительные вычислительные операции и последующую загрузку регистра удвоенного и регистра утроенного делителей.

На фиг.1 представлена функциональная схема устройства деления; на фиг.2 -пример реализации,.блока нахождения максимального результата.

В табл.1 представлен алгоритм работы блока нахождения максимального результата, в табл,2, 3 представлены примеры для случаев, когда старший разряд регистра делителя равен "0" (табл.2) и "1" (табл,3). .Устройство содержит вход делимого 1, вход делителя 2, и-разрядный коммутатор с инверсией и тремя состояниями на выходе

3; два и-разрядных коммутатора 4 и 5. и-разрядный коммутатор с тремя состояниями на выходе 6, и+1 — разрядный регистр делимого 7, и-разрядный регистр делителя 8, сдвиговый регистр частного 9, три сумматора, соответственно, 10. 11, 12, блок нахождения максимального результата 13, блок управления 14, выход частного 15..

Устройство работает следующим образом..

Со входа 2 на вход регистра делителя 8 и со входа 1 на вход коммутатора 3 подаются значения делителя и делимого. Блок управления 14 при наличии сигнала "Запуск" на выходе 2 формирует сигнал управления коммутатором 3 и регистром делителя 8, при этом выключается 3-е состояние коммутатора 3 и записывается значение делителя в регистр 8, Старший разряд регистра делителя 8 управляет работой коммутаторов 3, 4, 5. В зависимости от состояния разряда коммутатор 3 осуществляет коммутацию значения делимого на два разряда влево, либо на один разряд влево, а коммутаторы 4 и 5 — значение делителя без изменения, либо на один разряд вправо (коммутатор 4); на один разряд влево, либо без изменения (коммутатор 5). Затем блок управления 14 на выходе

1 вырабатывает игнал управления записью значения делимого в регистр 7 с инверсией.

С выхода регистра 7 информация поступает на ".оммутатор 6 и на первые входы сумматоров 10, 11, 12, с выхода коммутатора 4 информация поступает на вход сумматоров

10 и 12, а с выхода коммутатора 5 информация поступает на второй вход сумматора 11 и третий вход сумматора 12, На вход коммутатора 6 с выходов регистра 7 и сумматоров

10, 11, 12 поступают четыре результата сложения: на вход 1 — делимое, умноженное на

4; на вход 2 — делимое, умноженное на 4, плюс делитель, на вход 3 — делимое, умноженное на 4, плюс делитель, умноженный на два; на вход 4 - делимое, умноженное на 4, плюс делитель, умноженный на два. Блок нахождения максимального результата 13 по состоянию старших разрядов сумматоров 10, 11, 12 формирует значение двухразрядного кода для записи в регистр частного

9 и управления коммутатором 6 по алгорит- му, приведенному в табл.1.

Далее блок управления 14 на выходе 3 вырабатывает сигнал, снимающий третье состояние с выхода коммутатора 6, и максимальное значение результата суммирования, сдвинутое на два разряда влево, поступает на вход регистра 7. Затем по сигналам блока управления 14 в регистр частного 9 записывается значение двухразрядного кода с выходов блока нахождения максимального результата и сдвигаются на два разряда вправо. После этого блок управления 14 вырабатывает сигналы записи информации в регистр

7 и устанавливает третье состояние на выходе коммутатора 6.

Таким. образом, за одну итерацию в выходном регистре частного 9 имеется два бита результата. Проделав и/2 итераций, где и — разрядность входной информации, в регистре частного 9 получено значение частного, которое подается на выход 15.

Втабл,,2,,3 представлены примеры для случаев, когда старший разряд регистра делителя равен "0" (табл,2) и "1" (табл.3) Таким образом, описанное устройство имеет более высокое быстродействие по сравнению с прототипом.

Рассмотрим практическую реализацию некоторых узлов устройства. Коммутатор 3 может быть реализован на микросхемах.

1533КП14. Коммутаторы 4 и 5 могут быть реализованы на микросхемах 1533КП11.

Коммутатор 6 может быть реализован на микросхемах 1533КП12. Регистры 7 и 8 могут быть реализованы на микросхемах

533ТМ8. Регистр 9 может быть реализован на микросхемах 530ИР24, Сумматоры 10 и

11 могут быть реализованы на микросхемах

1533ИПЗ и 1533ИП4. Сумматор 12 может быть выполнен на микросхемах 1802ИМ1 и

1533ИП4, Блок нахождения максимального результата 13 может быть реализован на микросхеме 1533ЛАЗ, 1809438

Таблица 1

0

0

Формула изобретения

Устройство для деления, содержащее регистры делимого, делителя и частного, первый сумматор; блок управления, четыре коммутатора, причем вход делителя устройства соединен с информационным входом регистра делителя, выходы всех разрядов которого соединены с первыми информаци-. онными входами всех разрядов первого коммутатора, выходы которого соединены с первыми информационными входами первого сумматора, выход которого соединен с первыми информационными входами второго коммутатора, выход которого соединен с информационным входом регистра делимого, первый и второй выходы блока управления соединены с входами разрешения записи регистров делимого и делителя соответственно, третий выход блока управления соединен с первым управляющим входом второго коммутатора, четвертый и пятый выходы блока управления соединены с входами разрешения записи и управления сдвигом соответственно регистра частного, выход которого соединен с выходом частного устройства, вход пуска устройства соединен с входом запуска блока управления, о тлича ющеесятем,что, сцельюповышения быстродействия, устройство содержит блок выделения максимального результата, второй и третий сумматоры, причем выходы регистра делимого, второго и третьего сумматоров соединены с второго по четвертый информационными входами второго коммутатора, второй и третий управляющие входы которого соединены с первым и вторым информационными входами регистра частного, с первым и вторым выходами блока выделения максимального результата, первый, второй и третий входы которого соединены с выходами старших разрядов первого, второго и третьего сумматоров соответственно, вход (i+2)-го разряда делимого устройства соединен с первым информаци5 онным входом i-го разряда (i=0,1,...,п-2; иразрядность операнда) и вторым информационным входом (i+1)-го разряда третьего коммутатора, выход J-го разряда O = 0,1„,п-1) регистра делителя соединен с вторым инфор10 мационным входом (j-1)-го разряда первого коммутатора, первым информационным входом (j+1)-го разряда и вторым информационным входом J-ro разряда четвертого коммутатора, выходы разрядов регистра де15 лимого соединены с вторыми информационными входами первого сумматора и первыми информационными входами второго и третьего сумматоров,, вторые информационные входы которых соединены с

20 выходом четвертого коммутатора, выход первого коммутатора соединен с третьим информационным входом третьего сумматора, выход старшего разряда регистра делителя соединен с управляющими входами

25 первого и четвертого коммутаторов и первым управляющим входом третьего коммутатора, второй управляющий вход которого соединен с вторым выходом блока управления, выход третьего мультиплексора соеди30 нен с информационным входом регистра делимого, информационный вход (I+2)-ro разряда которого соединен с выходом 4-го разряда второго коммутатора, входы (n-1)-го и n-ro разрядов регистра делимого соедине35 ны с входом логической единицы устройстВа, второй информационный вход A-l o разряда первого и первый информацион-. ный вход нулевого разряда четвертого коммутаторов соединены с входом логйческого

40 нуля устройства.

Выход блока нахождения и мального результата 13

1809438

Уаблгвса 2.

Нриюер делению полозитавьнкт чисел,прн чогорюн старенй разююд делителю разов 1

ЬЬИ 7 7777 * 212<4,1

ЬЫ| I.ВЗПЗ|ИЫ|6641

7777 -6,131|ИПИ&666!

С!ааааа разрюа регистра зази!ело э l

Нультипюексор делимого осуаестзюит сдвиг на 2 разрююа елеао

|-Д иультиплексоо дели!си - без изненеинр

2-д иульгиплексор лели!ела осуеесталюат (данг на 1 разрад ° юезо

На пероне озоди (узна!орое и 1-д азад иуаьтнблексара пранезутачного результата подле!си ПИЬВЫВЫ|1911

На 2-е озоди суинагороз 6 и П птлаетсл! IbblllllbltdbNI

Нт 2-5 агою супагора У и 7 А злою суикагора 14 подаетсыlб|И|461ПЬ

° а ° *вэ

a такта

I г*в ° г а а ° заазиаг

Ьзоди иуюьтнпюексора пронезуточнога результата!

2 Ст.р 5 Ст.р 6 . суна.! сукю.!

1! 5 I П !

t ° эивавизпаввпввзвзвааэипггз пп г гвввввававзва

ПВИИIВаи|44! 1 ИЫIВИIИИВI 3 . ВВВИВВВПИИВ!! 1. I !

I 1

|ЫВИВВ|1|ПВI! 1 ИП|66141ИВЫ I ВЫВЫПбВИВ|3!

3 I I 1

-(- - I 1 1 I

111691!1146lNI! I ВIЫИИ316143| 4 ЫВИ|694441613!

I 1 I 1

I ! I I

ИВЬВИПВВЫЬВ В ВЗВЗВЫИ|ВВIЫ 1 Ы61141ЫIВЫIВ !

1 1 ! I! I . i . i

614И448И|ЫВВ . 1 1681&|ЫП|4111 1 И6136ПбиЫ|1!! 1 1 1

16666И66ИИВВ! I |ПВВВ!ПВИ|Ы 1 111111111111111!

t ! ---------- ---- ---- (.

1 I

Зйпиаа|би|96! б Ыи|ВЬIВIИП|! 3 ПИЬИ686|ИIЗ!! I ° I! ! I !

ВВИit931419683 В ВИИВВIIИВВЫ, . В |ЬИ4ИВВВ|ЬЗП !

° вгзааававззаввззва

Визадн устраастез назоадение наксииального результата зв ° вввВВВаззгазэе

1I

II

ll

II

И! Ст.y ! суви,! ! Ь !

1 !5ИВВВПЗИПИ

1 !

32 Ill lb Ill!1116111

I 1 1

I I

И 6 И&16 И119 И 1 — -< — —I I I

5 иайВп!99!85ви

I!

I

|Ы64166ИЫ|би

1 I ! 1

Ь 1419814611411611

I 1 I

& I! 1

|ИИИИИИЫ|

|ПИПИ|13|ИI

N! & !! ° - - --- -- - ° I

1 I

Результат делению! 1814ЫЬИИ|646,Ь 212П узбюиаа 3.

Привар делению чисел,прн катерок старова разрюд дали!еле равен 1

225 I I5737 *!3<,l

Ы

I 1

1 I 1

Результлг даленнги 62181|ВЫ I И414,1 вбЗФ

225 *4,536Sb31616661bl !

5787 гВВПВЬЬЬИ44!66И

Старзид разрою регистра делителе 1

Нуль!и!и!анкар ДЕЛимОГО осуатсголюет СданГ на 1 рларзд еюеао

1-4 мультиплексор делителю осуаесталлет сдзиг на 1 разрзд вправо

2-4 иуюьтнплексар делителю - баз нзнензннз

На перека акодю сузив!орое и l-a азад иультиплексора прокезуточныо результата падлегсю! ИИИЗIЬИП|Ы

На ".-e алади. суииагороз 8 н tl подлеска! 4616943ВИВВ|661

На 2-5 атал сукилторл 5 и 2-5 о!од суикатара 16 подаагсги ЫВВВЫИВЬПВИ

t гл t в -.л и ггзвззлаиавзаюи ипаизэаззаавииэввеагзгзгзвзгпагз=ипввзвввизввпааззапэвазваааи °

Н 8113JIV иуЛьтИПЛЕКСаРа пронезуточнага резульгага Ьктодн устройства такта ° 1 . Ст.p . 2 Ст.р 2 Ст,р \ назоздению наксиI суви.! сукн.! сукн.! иальнага результа.

I Ь 1 ф t I9 I тю

tc - в в ° и аавзгзазззаагввзгаигзвп авзвэзвавэазввиизг авииэзазаазав ! ИИИЫ8ШЫЫ! В ВВИНВВВ|ИИВ! 1 ВШ!ИВПВПВЗ! В Illltltltst3811! N

° -- 1 I I I

1 I 1 1 1 1

2 |ИIЬ|ЫИЬIЬИ|! В 8166ИВIЫйййВВ! Ь ВИВИIВИВIЙ&! В 1811858N116611! 88

1 - 1 ! 1 I

I I 1 I ° 1 I 1 ! ИВIВИIВIВIШ| . 1 ИИ66848111638! 9 ВЫIВВЫИ|6613! 1 ЫВИ|391йlПП! II

1 1 I 1 I i

1 I I. д, шаЬЫЫЗПвйи d . 5648СЫВиВИВВ . 4 . 611531181llatll . 6 . 16N4lltltltlll! СВ

I ! I 1 в I

5 1658881611&ЫIИ 1 . 3П66ИВПИВВВ! 1 П691886ЫВВЬ!6! 1 И88ПЫИЫВИ

I I I I I I

I I -< ! ь . !ЬВПаиП!6|ш . 1 . Вий|888ии664 .. 1 . ts1414161666414. 1 . И!ВИ8333619И . И

I 1 1 I I

1 ( I I

7 1131183895141111 1 ИИ56ЫИIПЬЬ! 1 Вп|ВВИ|868916! 4 4|11816!664|ЗИ

t I 1 1 I I I 1 (! 1

8 шаййишВЬВИ! В ЫВЬ!69!ВПИВВ. 1 1!11|9|б|ибив! а !ВВВИВВВшш! N

1809438

Ъ

Д

3 с

° Ф ф а4 с ), ъ о а " ю

Фц

,%

Ъа ф э

Составитель В. Чернышев

Техред M.Ìîðãåíòàë Корректор В Петраш

Редактор

Производственно-издательский комбинат "Патент", r. Óæãîðîä, ул.Гагарина, 101

Заказ 1286 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5