Устройство кодирования-декодирования числовых последовательностей

Устройство кодирования-декодирования числовых последовательностей

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых ЭВМ, устройствах обмена информацией и в системах передачи данных. Целью изобретения является повышение быстродействия и сокращение аппаратурных затрат. Устройство содержит шесть блоков памяти, сумматор, блок сравнения, семь элементов И, четыре элемента задержки, три счетчика, три дешифратора, два элемента НЕ, четыре элемента ИЛИ, элемент ИЛИ- НЕ, два регистра. 1 ил.

СО!ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 Н 03 M 13/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР)

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "", ;,, :,.

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Itn. (21) 4788572/24 (22) 05.02;90 (46) 15,04.93, Бюл. N 14 (72) B,С.Василенко и В.В,Василенко (56) Авторское свидетельство СССР

¹ 1238078, кл, G 06.F 11/08, 1984.

Авторское свидетельство СССР

¹ 1580568, кл, G 06 F 11/08, 1989, Аппаратура 5Ц55М. Техническое описание. РЮ2.158.008.ТО. Редакция 1-68. Книга

2, 1983, с, 66-81, черт. 16, Изобретение относится к вычислительной технике и предназначено для применения в цифровых вычислительных машинах, их памяти, устройствах обмена информации, в устройствах шумопонижения цифровой звуко-, видеозаписи и воспроизведения.

Целью изобретения является повышение быстродействия и снижение аппаратурных затрат.

Устройство кодирования-декодирования числовых последовательностей реализует код условных вычетов (BY-кодов), использование которого заключается в следующем, Информационная часть кода числа, представленная в любой системе счисления, в том числе двоичной или в любом коде в виде набора цифр, сопровождается, как и ° при известных способах контроля по модулю, контрольным признаком, процесс формирования которого, т.е. кодирования, заключается в следующем.

Исходный код условно разбивается на определенное число 5-разрядных групп, каждая из которых условно рассматриваетБЫ 1809541 А1 (54) УСТРОЙСТВО КОДИРОВАНИЯ-ДЕКОДИРОВАНИЯ ЧИСЛОВЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение относится к вычислительной технике и может быть использовано в цифровых ЭВМ, устройствах обмена информацией и в системах передачи данных.

Целью изобретения является повышение быстродействия и сокращение аппаратурных затрат. Устройство содержит шесть блоков памяти, сумматор, блок сравнения, семь элементов И, четыре элемента задержки, три счетчика, три дешифратора, два элемента НЕ, четыре элемента ИЛИ, элемент ИЛИНЕ, два регистра. 1 ил. ся как остаток от деления некоторого числа

А на набор взаимно простых оснований

Р1,Рг...Рл. Таким обРазом, исхоДный коД, например, двоичное число А! представляется в виде условного числа А;

A =à1, аг „„а, и условно считается числом в системе остаточных классов, где а; — остаток от деления условного числа А, двоичный код которого соответствует исходному числу А, на набор условных оснований p!>2 ()=1,n). Известно, что если имеется остаток от деления числа

А на контрольный модуль рк, причем р.>рлрл-(, где р,(р -!) наибольшие из условных оснований из их совокупности, то возможно обнаружение и исправление ошибок любой кратности в одном из остатков Х; представ) ления числа А . Исправление может осуществляться по формуле а;„, = а — Ля ) р, (1) где знак (Х)у — означает вычисление остатка от деления величины Х на у;

1809541 (4) Так как значения а; и ак в выражениях (5, 6) являются функциями двух переменных (ai, Ла»), то операция вычисления значений ai и ак может быть табулирована, а соответствующая таблица может быть защита или записана в постоянно запоминающее устройство.

Для определения места и величины ошибки, т.е. номера искаженной группы и

c»ii

Л« — величина ошибки, В сво»о очередь Ла определяется иэ выражения

Ла; ={{(Lpi)}p { — }р;}рь, (2)

pi где р — диапазон представления чисел в системе остаточных классов с заданными основаниями, pj (1=-1,n) р = р» 1» =1

L- величина,"определяемая по формуле п+1 (3) знак )Х(означает вычисление дробной части величины Х: и>» — весовой коэффициент, вычисляемый по формуле:

1 п »={ }р .

Таким образом, выражение (1) для получения (истинного) скорректированного значения в 1-й группе а; может быть получено, как \г а; =}а; — hai)pl =

={а; — { (Ер; ){ — }p;}p;}pi (5)

Pi

Выражение (5) может быть использовано для исправления ошибки в любой группе, в том числе и по контрольному основанию.

Отсюда легко вытекает алгоритм вычисления контрольного признака ак. Для этого достаточно вначале задать в качестве контрольного признака с4< любое число, например ak=0. Используя выражение (5) для исправления ошибки в контрольном основании, получим

ak ={О- Лах }рк={рк-{(Lpк){ — }pê}pê}p ê. (6) р

Pk

Таким образом выражение (6) определяет алгоритм формирования контрольного признака для информационной части кода числа, который и используется при кодировании. значения Лa в выражении (5), следует рассматривать систему неравенств

)Lpi(< - — (7)

Pk для всех i от 1 до и. То значение i; для которого это неравенство справедливо, является номером искаженной группы, При этом величина ошибки Л«определяется из выражения

10 «={(Lpi) { —P. .}pi}pi (8)

pi

Видно, что выра>кения (7, 8) являются функцией одной переменной L, Следовательно, можно рассчитать и зашить в постоянное запоминающее устройство таблицу, из которой по величине L можно сосчитать как номер искаженной группы i, так и величину ошибки Лаь

Использование табличного способа расчета величин Ла, i по величине L u величине а по величинам ai, Ла», i позволяет снизить аппаратурные затраты и повысить скорость выполнения операций в

25 выражениях (5-8).

В описанном виде BY-1од позволяет обнару>кивать и исправлять пакеты ошибок длительностью до S двоичных символов, размещенных в пределах одной из групп а, т.е, в некоторых фиксированных разрядах числовой последовательности, Для обнаружения "плавающих" пакетов ошибок можно использовать условное перемежение информации глубиной Л, при котором группы исходной числовой последовательности с номерами 1, Л+1,2Л +1..., относятся к первому подслову, с номерами 2, Л+2,2 Л+2,... — ко второму подслову и т,д„Л, Л + Л,2 Л+

+Л,... — к Л -му подслову. Для каждого из таких подслов можно получить свой контрольный признак «», Bce il. контрольных признаков сопровождают исходный информационный блок (числовую последовательность), При контроле; используя выражения (5-8) применительно к тем же подсловам, получим возможность исправлять Л независимых ошибок кратностью от 1 до S или (Л-1) (S+1)-разрядный пакет ошибок, На чертеже представлена схема предлагаемого устройства.

Устройство содержит информационный вход 1, вход 2 синхронизации, вход 3 управления режимом работы, первый — шестой блоки 4, 5, 6, 7, 8, 9 памяти, сумматор

10, блок 11 сравнения, первый — седьмой элементы И 12, 13, 14, 27, 28, 30, 31, первыйчетвертый элементы 15. 16, 17, 20 задержки, первый-третий счетчики 18, 21, 23, первыйтретий дешифраторы 19, 22, 24, первый и второй элементы НЕ 25, 26, первыи- .твер1809541 тый элементы ИЛИ 29, 33, 37, 38, элемент

ИЛИ-НЕ 32, первый и второй регистры 34, 35, выход 36 устройства, вход начальной установки 39.

Первый, четвертый и шестой блоки памяти 4, 7, 9 — постоянные запоминающие устройства, предназначенные для хранения и последующей выборки из них необходимых констант. Адрес каждой константы определяется кодом, поступающим на первые входы блоков памяти, э режим чтения (выборки) — сигналами, поступающими на их вторые входы, Первый блок 4 памяти предназначен для табличного расчета величины

ai mi

=%PI, где Pl = —. Поскольку)3

mj

Pi р константа, то для получения требуемой величины в каждую ячейку блока памяти с адресом а; заблаговременно заносится произведение а;/3;, При этом код адреса, подаваемый на первый вход, формируется г-разрядными кодами, содержащимися в выходных шинах первого регистра ЗЧ (a) и

d-разрядными кодами третьего счетчика 23 (i), Емкость первого блока 4 памяти составляет 2 ячеек, где C=r+(logzn)+1, а разрядность хранимых констант r=(logzp j+t, Четвертый блок 7 памяти предназначен для табличного расчета места и величины ошибки Лаи j (т,е, Ла ) по величине L. С этой целью в каждую из ячеек с адресом L записываются вычисленные заранее значения Ла и j. Емкость четвертого блока памяти 2", а разрядность С. Код адреса (L) подаваемый на его первый вход, поступает с выхода сумматора 10, Считываемый из каждой ячейки код содержит r-разрядное значение величины ошибки Ла и d-разрядное, где d=(log2n)+1, значение номера искаженной группы (С=-r+d).

Шестой блок 9 памяти предназначен для табличной коррекции кодов групп а, поступающих с выхода второго блока 5 памяти, на величину Ьа>, поступающую с выхода пятого блока 8 памяти, совместно с номером ) по С-разрядной шине, при наличии разрешения этой коррекции. поступающего с выхода второго элемента ИЛИ 33, Все эти величины поступают на первые входы блока 9 памяти, образуя (С+г+1)-разрядный адрес: r разрядов — ai, r разрядов—

Ьа1, d-разрядов j; 1 разряд — разрешение.

Код разрешения коррекции, подаваемый по одному из адресных разрядов, обеспечивает выбор нужной части табли ы, записанной в блоке 9 памяти, При разрешении коррекции код соответствует, например, единичному уровню, что обеспечивает выбор корректирующей части таблицы, где в каждой из ячеек с адресом, определяемым кодом а>, Ла, j 1, записано значение (а+

+Лир . При отсутствии разрешения код

5 разрешения соответствует, например, нулевому уровню; обеспечивается выбор той части таблицы, где в каждой иэ ячеек с адресом, определяемым кодом а, Ла, j, О, записано значение а. Разрядность храни10 мых кодов r.

Второй, третий и пятый блоки памяти 5, 6, 8 — оперативные запоминающие устройства, предназначенные для записи, хранения и последующего считывания величин, 15 подаваемых на их первые, информационные входы, Адреса ячеек памяти определяются кодами, поступающими на вторые, адресные входы, а режим чтение-запись —. сигналами, поступающие на третьи входы

20 "Чтение" или на четвертые входы "Запись".

Второй блок 5 памяти обеспечивает временное хранение кодов r-разрядных групп аь поступающих с выхода первого регистра 34, в ячейках по (d+f)-разрядному адресу, где d — разрядность номер группы!, а f — разрядность номера подслова, Третий блок 6 памяти предназначен для временного хранения г-разрядных кодов величин а, записываемых в его ячейки по

30 f-разрядному номеру подслов. Этот блок 6 памяти совместно с сумматором 10 образует il -канальный накапливающий сумматор.

Это обеспечивается тем, что на входы сумматора в k-том такте суммирования одновременно поступают считанные из первого и третьего блоков 4, 6 памяти величина

АД и результат предыдущего суммирова — 1 ния g aipi соответственно и после обра40 1=1

k — 1 зования суммы akpk +, Г а; В результат (=1 суммирования вновь записывается в третий блок 6 памяти в ячейку с f-разрядным номером k-ro подслова. При этом сигнал записи на четвертом входе третьего блока 8 задерживается относительно сигнала чтения на

его же третьем входе первым элементом

50 задержки 15 на время выборки слагаемых из первого и третьего блоков 4, 6 памяти.

Пятый блок 8 памяти предназначен для временного хранения С-разрядных кодов; в которых содержится k-разрядное значение величины ошибки Ьа и d-разрядное значение места этой ошибки. Эти С-разрядные коды записываются с выходов четвертого блока 7 памяти в ячейки с f-разрядными номерами подслов. Сигнал записи, поступающий на четвертый вход пятого блока 8 па1809541 мяти, задерживается относительно сигнала чтения, поступающего на второй вход четвертого блока 7 памяти, на время выборки информации в четвертом блоке 7 памяти четвертым элементом 20 задержки;

Блок 11 сравнения обеспечивает сравнение d-разрядных кодов, поступающих на его первый и второй входы, номера искаженной группы с выхода пятого блока 8 памяти и текущего номера искаженной группы с выхода пятого блока 8 памяти и текущего номера группы с выхода третьего счетчика

23 соответственно. При равенстве этих кодов на выходе блока 11 сравнения формируется сигнал, разрешающий прохождение сигналов через первый элемент И 12.

Первый-четвертый элементы 15, 16, 17, 20 задержки обеспечивают запаздывание своих выходных сигналов относительно входных на время выборки информации в четвертом блоке 7 памяти — четвертый, в пятом блоке 8 памяти — второй, в шестом блоке 9 памяти — третий и в первом блоке 4 памяти — первый элементы 20. 16, 17, 15 соответственно. Первые счетчики 18 и дешифратор 19 совместно с четвертым, пятым элементами

И 27, 28 и первым элементом ИЛИ 29 образуют счетчик с изменяемым (S или r) модулем счета и обеспечивают выборку двух сигналов управления. Изменением модуля счета управляет третий дешифратор 24 сигналом со своего второго выхода через четвертый элемент И 27 или через второй элемент НЕ 26 и пятый элемент И 28, В первом случае формируется сигнал принудительной установки первого счетчика 18 в нулевое состояние после приема r-ro синхросигнала, когда на втором выходе первого дешифратора 19, соответствующем r-тому состоянию счетчика. сформируется разрешающий сигнал. При этом на втором выходе третьего дешифратора 24 должен появиться разрешающий сигнал, свидетельствующий о том, что третий счетчик 23 находится в и-м состоянии, т.е. о том, что устройство обрабатывает r-разрядные и-ные контрольные признаки в каждом подслове. Во всех остальных случаях, т,е. когда устройство обрабатывает все остальные S-разрядные информационные группы,на втором выходе третьего дешифратора 24 существует запрещающий сигнал, который после инверсии во втором элементе НЕ 26 разрешает принудительную установку первого счетчика 18 в нулевое состояние после приема S-ro синхросигнала, когда на третьем выходе первого дешифратора 19 появится разрешающий сигнал, соответствующий этому 5-тому состоянию первого счетчика 18, Г!ервый сиг25 мент задержки 15, Вторые счетчик 21 и дешифратор 22 совместно с шестым элементом И 30 и третьим элементом ИЛИ 37 обеспечивают подсчет числа обработанных подслов (от 1 до А ), 30

40 по второму разрешающему сигналу с предыдущей пары — первых счетчиков 18 и дешифратора 19, снимаемому с выхода первого элемента ИЛИ 29. Номеробрабатываемого подслова снимается по f разряд50

55 Третий счетчик 23 и дешифратор 24 совместно с седьмым элементом И 31 и четвертым элементом ИЛИ 38 обеспечивают подсчет числа принятых в устройство S или п разрядных групп (от 1 до n), выр-" отку

20 нэл управления снимается с первого выхода первого дешифратора 19, соответствующего первому состоянию первого счетчика 18. и обеспечивает чтение информации со второго и пятого блоков 5, 8 памяти непосредственно и с шестого блока 9 памяти через второй элемент 16 задержки. Второй сигнал управления снимается с выхода первого элемента ИЛИ 29 после приема S-ro или r-ro синхросигналов и обеспечивает установку первого счетчика 18 в нулевое состояние, чтение из первого во второй блоки 4, 5 памяти — непосредственно, чтение или запись в третий, четвертый и пятый блоки памяти 6, 7, 8 через четвертый, первый элементы задержки 20, 15 и третий элемент И 14.

По входу начальной установки обеспечивается первичная, после включения устройства. установка в нулевое состояние первого и третьего счетчиков 18, 23 через первый и четвертый элементы ИЛИ 29, 38, в нулевое, а затем первое состояние второго счетчика 21 через третий элемент ИЛИ 37, первый элемент ИЛИ 29 и и четвертый эле- выработку номера обрабатываемого подслова и одного управляющего сигнала. Счет до Л обеспечивается принудительной установкой в нулевое состояние второго счетчика 21 подачей на его вход установки в нуль (R) сигнала, который формируется, если на выходе второго дешифратора 22 появится сигнал, соответствующий il -му состоянию второго счетчика, после приема устройством очередной S- или r-разрядной группы— ной шине (fglogz il )+1) с выходов второго счетчика 21, Управляющий сигнал снимается с выхода второго дешифраторэ 22 и обеспечивает установку в нулевое состояние второго счетчика 21 через шестой элемент И

30 и третий элемент ИЛИ 37, установку в очередное состояние третьего счетчика 23 непосредственно и в нулевое состояние этого же счетчика через седьмой элемент И 31 и етвертый элемент ИЛИ 38.

1809541

10 кода номера обрабатываемой группы и двух управляющих сигналов, Счет до и обеспечивается принудительной установкой в нулевое состояние третьего счетчика 23, если на выходе третьего дешифратора 24, соответствующем и-ному состоянию третьего счетчика, появится разрешающий сигнал и после выработки разрешающего сигнала с предыдущей пары — вторых счетчика 21 и дешифратора 22. Этим самым обеспечивается формирование на входе установки в нулевое состояние (R) через седьмой элемент И 31 и четвертый элемент ИЛИ 38 соответствующего сигнала. Первый управляющий сигнал снимается с первого выхода третьего дешифратора 24, соответствующего первому состоянию третьего счетчика 23, и обеспечивает запрет чтения информации из третьего блока 6 памяти через первый элемент НЕ 25 и второй элемент И 13 на время приема устройством информации первых групп всех подслов. Второй управляющий сигнал снимается со второго выхода третьего дешифратора 24, соответствующего и-ному состоянию третьего счетчика 23, и обеспечивает изменение модуля счета в счетчике первой пары — первые счетчик 18 и дешифратор 19, а также фомирование контрольного признака в режиме "кодер" эа счет выдачи через второй элемент НЕ 26, элемент ИЛИ-НЕ 32 и второй элемент ИЛИ 23 сигнала выборки корректирующей части таблицы в шестом блоке

9 памяти, Код номера обрабатываемой группы снимается с выходов третьего счетчика

23.

Первый регистр 34 обеспечивает пораз-. рядный прием, сдвиг и временное хранение информации, поступающей на его первый вход с информационного входа 1 устройства, Прием и сдвиг осуществляется при поступлении íà его второй вход "Сдвиг" соответствующих сигналов, синхронизированных с информационной последовательностью, Емкость регистра — r двоичных разрядов, Выходная информация первого регистра 34 по r-разрядной шине поступает на первые входы первого и второго блоков памяти 4, 5. За счет этого осуществляется преобразование входной информации, представленной в последовательном коде, в последовательность S- или r-разрядных групп, представленных в параллельном коде, Второй регистр 35 обеспечивает параллельный прием r-разрядных групп, поступающих на первый вход при наличии на его втором входе разрешающего сигнала "Запись", и поразрядную выдачу информации со своего старшего разряда на выход уст20

40 ройства 36 при поступлении на третий вход второго регистра 35 "Сдвиг" соответствующих синхросигналов, За счет этого осуществляется преобразование информации, представленной в параллельном входе, в последовательный код.

Устройство работает следующим образом, В исходном состоянии первый и третий счетчики 18, 23 обнулены, во втором счетчике 21 записан код, соответствующий двоичной единице. Эти состояния счетчиков соответствуют приему устройством первой

$-разрядной группы информации. Во втором блоке 5 памяти записан предыдущий информационный блок, т.е. и Х S-разрядных и Х r-разрядных групп. В пятом блоке

8 памяти записана информация о величинах и местах искажений в предыдущем информационном блоке, если они были обнаружены в предыдущем такте обработки, Исходный состав информации, записанной в третьем блоке 6 памяти, безразличен. На третий вход подается сигнал, определяющий режим работы устройства: "декодер", если этот сигнал соответствует единичному уровню и "кодер", если уровень сигнала нулевой, В режиме "декодер" на вход 1 устройства поступает в последовательном коде блок, содержащий nil информационных Sразрядных и, следующих за ними,il, контрольных r-разрядных групп. Одновременно с каждым единичным или нулевым сигналом на вход 1 на вход 2 синхронизации поступают синхросигналы единичного уровня, Каждый синхросигнал обеспечивает перевод в очередное состояние первого счетчика 18,, сдвиг на один разряд содержимого первого и второго регистров 34, 35 и запись очередного информационного сигнала в первый регистр 34 с информационного входа 1, При переходе первых счетчика 18 и дешифратора 19 в первое состояние на ïåðвом выходе первого дешифратора 19 формируется первый управляющий сигнал, который поступает на третьи входы "Чтение" второго и пятого блоков 5, 8 памяти, обеспечивая считывание с них информации, При этом со второго блока 5 памяти считывается очередная (первый раз — первая}г50 разрядная группа предыдущего информационного блока, которая поступает на первый вход шестого блока 9 памяти.

Одновременно с пятого блока 8 памяти считывается информация о величине и месте

55 искажений в предыдущем информационном блоке, Считывание информации иэ второго блока 5 памяти осуществляется по адрс".у, который представляет собой совокупность кодов номеров подслов разрядов со второго

1809541 счетчика 21 и обрабатываемой группы dразрядов с третьего счетчика 23, а из пятого блока 8 памяти — по адресу, образуемому кодом номера подслова со второго счетчика

21. Код места ошибки (d разрядов) с выхода пятого блока 8 памяти поступает на блок 11 сравнения, где сравнивается с d-разрядным кодом номера обрабатываемой группы. Если коды эквивалентны, что свидетельствует о наличии ошибки в группе с таким номером, то на выходе блока 11 сравнения формируется разрешающий сигнал, который в режиме "декодер" через первый элемент И

12 и второй элемент ИЛИ 33 поступает на вход шестого блока 9 памяти, обеспечивая выбор корректирующей части таблицы. Сигнал "Чтение", поступающий на второй вход блока 9 памяти, задержан вторым элементом 16 задержки относительно сигналов

"Чтение" из второго и пятого блока 5, 8 на время выборки в них информации, По этому сигналу из ячейки шестого блока 9 памяти с адресом, код которого образован совокупностью кодов а с0 второго блока 5 памяти, Ла и j — с пятого блока памяти, 1 — со второго элемента ИЛИ 33, считывается величина а=(а - Ьа!}р, которая поступает на второй регистр 35 и записывается в него по сигналу "Запись", задержанному относительно сигнала "Чтение" н шестом блоке 9 памяти на время этого чтения, третьим элементом 17 задержки.

Если на выходе блока 11 сравнения сигнал имеет нулевой уровень, что свидетельствует об отсутствии ошибкл н группе с данным номером, то чтение из шестого блока 9 памяти осуществляется с ячейки с адресом (а, Ла, j, О) из некорректирующей части таблицы. При этом на второй регистр

35 поступает величина а, считанная из второго блока 5 памяти, без изменения в шестом блоке 9 памяти..

Таким образом, после приема первого синхроимпульсэ но второй регистр 35 будет записан код очередной скорректированной группы предыдущего информационного блока.

После приема S-го синхросигнала в первом регистре 34 будет записано S информационных символов очередной группы текущего информационного блока, а на выход устройства — выданы (S-1) информационных символа предыдущего информационного блока. Если эта группа неконтрольная (состояние третьих счетчика

23 и дешифратора 24 отлично от и), то с номощь1о второго элемента НЕ 26 и пятого элемента И 28 сигналом с третьего выхода первого дешифратора 19 формируется второй управляющий сигнал, который снимается с выхода первого элемента ИЛИ 29. Этим сигналом обнуляется первый счетчик 18 и

5 обеспечивается чтение информации из первого блока 4 памяти и, если обрабатываемая группа не перная, из третьего блока 6 памяти. Для первого блока 4 памяти адрес читаемой ячейки формируется совокупностью

10 r-разрядного кода принятой информационной группы с выхода первого регистра 34 и

d-разрядного номера этой группы с выхода третьего счетчика 23. При этом из каждой ячейки с указанным адресом считывается

15 величина emI/pI, где с — r-разрядный код принятой информационной группы. Для третьего блока 6 памяти адрес читаемой ячейки определяется f-разрядным кодом номера подслона, снимаемым со второго счет20 чика 21. В каждой ячейке с указанным адресом хранится накопленное в предыду — 1 щих тактах значение суммы, апц/pI, где

1=1

k — номер текущего такта. На первом такте (k=1) значение накопленной суммы должно быть снято равным нулю. Для этого с использованием второго элемента И 13 воспрещается чтение из третьего блока памяти. Коды с выходов первого и третьего блоков 4, 6 памяти суммируются в сумматор

10, образуя очередное, k-тое значение наk — 1 копленной суммы, Q пц/pI, которое заI=1 писывается в третий блок 6 памяти в ячейку с тем же номером по сигналу "Запись", задержанному первым элементом 15 задержки на время чтения из первого и третьего блоков 4, 6 памяти. Этим же сигналом вторые счетчик 21 и дешифратор 22 переводятся в очередное состояние, При этом изменяется f разрядный код адреса первого, третьего и пятого блоков памяти 6, 4, 8.

Описанные операции повторяются il раз до приема всех групп, имеющих одинаковые номера, во всех Л подсловах, После приема очередной группы последнего л, -го подслОВа сигналом с выхода второго дешифратора 22 через шестой элемент И 30 и третий элемент ИЛИ 37 обнуляется второй счетчик 21 и устанавливается в очередное состояние третий счетчик 23 и дешифратор

24, При этом, если Очередное состояние не первое и не п-ное, то через первый элемент

НЕ 25 снимается запрет на чтение накопленных сумм из третьего блока 6 памяти за счет разрешения прохождения сигналов,ереэ второй элемент И 13.

1809541

5

40

После приема Л (и-1) групп информационного блока третьи счетчик 23 и дешифратор 24 устанавливаются в и-ное состояние. При этом сигналом со второго выхода третьего дешифратора, соответствующего его и-ному состоянию, изменяется модуль счета первого счетчика 18 c S íà r, т.к, открывается четвертый и запирается (через второй элемент НЕ 26) пятый элемент И

27, 28, Кроме того, разрешается прохождение сигналов через третий элемент И 14.

При этом в первом регистре 34 обеспечивается прием, а во втором регистре 35 — выдача не S, à r очередных сигналов. Так как в этом такте завершается формирование величины L,òî после выполнения сложения в сумматоре l0 из четвертого блока 7 памяти из ячейки с адресом, код которого равен 1, по сигналу с третьего элемента И 14 считывается величина и место ошибки в принятом подслове текущего информационного блока. Эта информация записывается в пятый блок 8 памяти в ячейку с адресом, код которой соответствует номеру принятого подслова и снимается со второго счетчика 21 (f-разрядов). После обработки последнего

il-го подслова сигналом со второго дешифратора 22 через седьмой элемент И 31 и четвертый элемент ИЛИ ЗВ третьи счетчик 23 и дешифратор 24 устанавливаются в нулевое состояние. Вторые счетчик 21 и дешифратор 22 этим >ке сигналом с выхода второго дешифратора 22, при наличии на выходе первого элемента ИЛИ 29 разрешающего сигнала„устанавливаются через шестой элемент И 30 и третий элемент ИЛИ 37 сначала в нулевое состояние, а затем — через первый элемент 15 задержки — a единичное.

Устройство готово к приему очередного информационного блока, Режим "кодер" отличается от режима

"декодер" тем, что нулевым уровнем сигнала со входа 3 управления режимом работы запрещается передача сигналов с выхода блока 11 сравнения через первый элемент

И 12 и второй элемент ИЛИ 33 на первый вход шестого блока 9 памяти, Но при этом разрешается выдача второго управляющего сигнала со второго выхода третьего дешифратора 24, т.е. сигнала соответствующего обработке в устройстве п-ных, контрольных групп, через второй элемент НЕ 26, элемент

ИЛИ-НЕ 32 и второй элемент ИЛИ ЗЗ на первый вход шестого блока 9 памяти. Этим самым обеспечивается выдача на второй регистр 35 всех групп предыдущего кодируемого информационного блока, кроме контрольных, с выхода второго блока 5 через шестой блок 9 памяти без изменения. И только при обработке контрольных групп осуществляется их "исправление", т.е, осуществляется расчет контрольных признаков, которые затем выдаются на выход устройства, Для правильной работы устройства на его информационный вход 1 в режиме "кодер" необходимо в каждом информационном блоке подавать и ). информационных S-разрядных групп и А гразрядных групп, коды которых соответствуют r-разрядному коду нуля.

Таким образом, цикл работы устройства равен Л(nS+r) периодам поступления синхросигналов, в то время как у прототипа этот цикл в два раза больше. Эа счет этого пропускная способность устройства, т,е, число кодирований-декодирований в единицу времени, повышается в два раза, Кроме того в предлагаемом устройстве используется на один блок памяти 1 элемент задержки и 1 блок сравнения больше, чем в прототипе, но на 8 А регистров, ). сумматоров, 1 триггер, il формирователей, (). + 2) коммутаторов меньша, чем в прототипе, за счет чего аппаратурные затраты существенно снижаются, Формула изобретения

Устройство кодирования-декодирования числовых последовательностей, содержащее первый регистр, выходы. которого соединены с первыми адресными входами первого блока памяти, выходы которого подключены к первым входам сумматора, первый счетчик импульсов, выходы которого соединены с входами первого дешифратора, первый и второй выходы которого подключены к первым входам соответственно первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами первого элемента

ИЛИ, выход которого соединен через первый элемент задер>кки со счетным входом второго счетчика импульсов, выходы которого соединены с входами второго дешифратора, выход которого соединен со счетным входом третьего счетчика импульсов, выходы которого соединены с входами третьего дешифратора и вторыми адресными входами первого блока памяти, первые адресные входы второго блока памяти обьединены с адресными входами третьего блока памяти, первые выходы третьего блока памяти соединены с первыми входами блока сравнения, первый элемент НЕ, вход которого объединен с вторым входом первого элемента И, выход первого элемента НЕ соединен с вторым входом второго элемента И, третий элемент И, выход которого со1809541 единен с первым входом второго элемента

ИЛИ, четвертый элемент И, выход которого соединен с первым входом третьего элемента ИЛИ, второй элемент НЕ, выход которого соединен с первым входом пятого элемента

И, шестой элемент И, выход которого соединен с первым входом четвертого элемента

ИЛИ, второй регистр, второй и третий элементы задержки, четвертый блок памяти, седьмой элемент И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и снижения аппаратурных затрат, в него введены пятый и шестой блоки памяти, weмент ИЛИ-НЕ и четвертый элемент задержки, информационный вход первого регистра является информационным входом устройства, входы сдвига информации первого, второго регистров и счетный вход первого счетчика импульсов объединены и являются входом синхронизации устройства, информационные входы второго блока памяти подключены к соответствующим выходам первого регистра, выходы второго блока памяти соединены с первыми адресными входами шестого блока памяти, выходы которого соединены с информационными входами второго регистра, третий выход первого дешифратора соединен с входами

"Чтение" второго, третьего блоков памяти и через третий элемент задержки с входом

"Чтение" шестого блока памяти и входом второго элемента задержки, выход которого соединен с входом "Запись" второго регистра, выход которого является выходом уст-. ройства, вход "Чтение" первого блока памяти, входы "Запись" второго блока памяти, второй вход пятого элемента И, первый вход четвертого элемента И и вход сброса первого счетчика объединены и подключены к выходу первого элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом сброса второго счетчика импульсов, третий вход первого элемента ИЛИ, вторые входы третьего и четвертого элементов ИЛИ объединены и являются входом начальной установки устройства, первый выход третьего дешифратора соединен с входом второго элемента НЕ, второй выход — с первыми входами шестого, седьмого элементов И и

5 входом первого элемента НЕ, вторые входы четвертого, шестого элементов И объединены и подключены к выходу второго дешифратора, выход четвертого элемента ИЛИ подключен к входу сброса третьего счетчи10 ка, вход "Запись" четвертого блока памяти обьединен с вторым входом седьмого элемента И и подключен к выходу первого элемента задержки, адресные входы четвертого блока памяти обьединены с од15 ноименными входами третьего блока памяти и подключены к выходам второго счетчика импульсов, вторые адресные входы второго блока памяти объединены с вторыми входами блока сравнения и

20 подключены к выходам третьего счетчика, выходы сумматора подключены к адресным входам пятого блока памяти и информационным входам четвертого блока памяти, выходы которого соединены с вторыми

25 входами сумматора, выход пятого элемента

И подключен к входу "Чтение" четвертого блока памяти, выход седьмого элемента И подключен к входу "Чтение" пятого блока памяти и через четвертый элемент задержки

30 к входу "Запись" третьего блока памяти, выходы пятого блока памяти подключены к информационным входам третьего блока памяти, вторые выходы которого соединены с вторыми адресными входами шестого бло35 ка памяти, выход блока сравнения соединен с первым входом третьего элемента И, второй вход которого соединен с первым входом элемента ИЛИ-HE и является входом управления режимом устройства, второй

40 вход элемента ИЛИ-НЕ подключен к выходу первого элемента НЕ, выход второго элемента ИЛИ подключен к третьему адресному входу шестого блока памяти, выход элемента ИЛИ-НЕ соединен с вторым вхо45 дом второго элемента ИЛИ, Редактор Т.Коляда

Составитель В.Василенко

Техред M Ìîðгентал Корректор П.crepeè

Заказ 1291 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101