Устройство перемежения данных

Устройство перемежения данных

Иллюстрации

Показать все

Реферат

 

Изобретение относится к специализированным устройствам вычислительной техники и может использоваться в декодирующих устройствах, работающих с двоичными каскадными блоковыми кодами, использующих межблоковое демеремежение данных. Цель изобретения - расширение функциональных возможностей устройства. Устройство деперемежения данных содержит ОЗУ, блок вычисления адреса , блок управления. Блок вычисления адреса содержит формирователь импульсов, субблок вычисления, субблок регистров и регистр. Субблок вычисления содержит модуль адреса, модуль смещения и модуль контроля. Модуль адреса содержит преобразователь, сумматор, управляемый ключ и регистр. Модуль смещения содержит первый и второй управляемые ключи, первый и второй элементы И, элемент ИЛИ и элемент задержки. Модуль контроля содержит преобразователь, управляемый ключ, двоичный счетчик, элемент ИЛИ-НЕ, первый и второй элементы задержки, а также первый и второй элементы ИЛИ. 5 з.п.ф-лы, 15 ил. 2 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 08 С 19/24

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4839487/24 (22) 15.06.90 (46) 15.05.93. Бюл, N 18 (71) Научно-исследовательский институт бытовой радиоэлектронной аппаратуры (72) И.И.Ковалив (56) Девеза Г.Д„, Коган Д.M., Подобед В.В.

Об одном подходе к реализации устройств перемещения цифровой информации в звукозаписи (Сер.Техника средств связи.

Вып.3, 1984, с.83, рис.3.

Авторское свидетельство СССР

N 12?1382, кл. G 08 С 19/28, 1986. (54) УСТРОЙСТВО ПЕРЕМЕЖЕНИЯ ДАННЫХ (57) Изобретение относится к специализированным устройствам вычислительной техники и может использоваться в декодирующих устройствах, работающих с двоичными каскадными блоковыми кодами, Изобретение относится к специализированным устройствам вычислительной техники и может использоваться в декодирующих устройствах, работающих с двоичными каскадными блоковыми кодами, использующих межблоковое деперемежение данных, например, в устройствах приема данных, передающих через канал связи с помехами (передача цифровой звуковой информации в теле- и радиовещании, в телемеханике и др.).

Целью изобретения является расширение функциональных возможностей перемежателя путем выполнения нелинейного деперемежения данных непостоянной раз.Я2 1815б70 А1 использующих межблоковое деперемежение данных, Цель изобретения — расширение функциональных воэможностей устройства. Устройство деперемежения данных содержит 03У, блок вычисления адреса, блок управления, Блок вычисления адреса содержит формирователь импульсов, субблок вычисления, субблок регистров и регистр. Субблок вычисления содержит модуль адреса, модуль смещения и модуль контроля. Модуль адреса содержит преобразователь, сумматор, управляемый ключ и регистр. Модуль смещения содержит первый и второй управляемые ключи, первый и второй элементы И, элемент ИЛИ и элемент задержки. Модуль контроля содержит преобразователь, управляемый ключ, двоичный счетчик, элемент ИЛИ-НЕ, первый и второй элементы задержки, а также первый и второй элементы ИЛИ. 5 з.п.ф-лы, 15 ил. 2 табл. ностью задержки каждого предыдущего и следующего за ним данного в блоках данных кода.

На чертежах приняты следующие обозначения:

S — число данных в блоке данных кода, S>1;

i — номер данного в блоке данных кода, (= 1,2,3,...,S;

 — число блоков данных кода, на которое задерживается i-e данное в блоке данных кода при деперемежении данных, при этом В =О, В >0, В > В +1;

bi — разность числа блоков данных кода, на которые задерживаются i-e и (i+1)-е дан1815670 ным входам блока 3 памяти, входы "не запись/чтение" и" не выборка" которого подсоединены к выходам второго ("чтениеэапись") и третьему (" хранение" ) блока 1 управления соответственно, выходы которого с четвертого по седьмой являются выходами

7 Тотов выдать", 8 "готов принять", 9 "готов занести" и 10 "занесено" устройства перемежения данных соответственной.

Блок 3 памяти должен обеспечить одновременное хранение Vданных,,где V — минимально необходимая,. емкость блока 3 памяти, определяемая из зависимости:

55

s — i

V g bi !

i=1

Блок 1 управления (фиг. 2) состоит из анализатора поступления числа импульсов, . нее в блоке данных кода, при этом bi 2 22, bs

-О, Ь,-В -ei++> >>1.

На фиг. 1 приведена структурная схема устройства перемежения данных; на фиг. 2 — структурная схема блока управления; на фиг. 3 — блока формирования последовательности адреса; на фиг. 4 — структурная схема вычислителя адреса; на фиг, 5— - структурная схема блока регистров; на фиг. 6— структурная схема блока вычисления адре- 10 са; на фиг. 7- структурная схема блока подсчета приращения адреса; на фиг. 8— структурная схема блока коррекции; на фиг.

9 — структурная схема анализатора поступления числа импульсов; на фиг. t0 — струк- 15 турная схема первого двоичного счетчика; на фиг. 11 — структурная схема второго двоичного счетчика; на фиг. 12 — приведены временные диаграммы работы анализатора поступления числа импульсов; на фиг. 13 — 20 временные диаграммы работы блока управления; на фиг. 14 — временные диаграммы работы вычислителя адреса; на фиг, 15— временные диаграммы работы устройства перемежения данных.

Устройство денеремежения данных состоит из блока 1 управления, блока 2 формирования последовательности адреса, причем входы-выходы данных блока 3 памяти подсоединены к внешней двунаправлен- 30 ной шине 4 данных, первый вход блока 1 управления является входом 5 "подтверждение выдачи" устройства, второй вход блока 1 управления является входом 6

"подтверждение приема" устройства, при 35 этом первый (тактовый) выход блока 1 управления подсоединен к первому (тактовому) входу блока 2 формирования последовательности адреса, выходы которого подсоединены к одноименным адрес- 40 инвертора 12, элемента И-НЕ t3, элементов

И 14, 15, 16, 17, 18, элемента 19 ИЛИ-НЕ, элементов ИЛИ 20 и 21 и триггеров 22 и 23..

Блок 2 формирования последовательности адресов (фиг, 3) состоит из формирователя 24 импульсов, вычислителя 25, блока 26 регистров и регистра 27, Вычислитель 25 адреса (фиг. 4) состоит из блока вычисления 28 адреса, блока 29 подачи приращения адреса, блока 30 коррекции приращения адреса, Субблок 26 регистров (фиг. 5) состоит из трех групп 31>,312,...,31з-2, 32,322,...,32з-т, 33>,33,...,33з-г -2 регистров в каждой группе.

Блок 28 вычисления адреса (фиг. 6) состоит иэ преобразователя 34, сумматора 35.

Блок 29 подсчета приращений адреса (фиг. 7) состоит из первого и второго двоичных счетчиков 38 и 39, первого и второго управляемых ключей 40 и 41, первого и вто- рого элементов И 42, 43, элемента И 44 и элемента 45 задержки.

Блок 30 коррекции (фиг. 8) состоит из преобразователя параллельного кода, управляющего ключа 47, двоичного счетчика

48, элемента 49 ИЛИ вЂ” НЕ, первого и второго элементов задержки 50 и 51 и первого и второго элементов ИЛИ 52 и 53.

Анализатор 11 поступления числа импульсов (фиг. 9) состоит из счетчика 54, первого и второго элементов И 55 и 56, элемента 57 задержки, первого и второго инверторов 58 и 59 и триггера 60.

Первый двоичный счетчик 38 (фиг. 10) блока 28 (фиг, 7) состоит из и D-триггеров

611,612,...,61n.

Второй двоичный счетчик 39 (фиг, 7) модуля 29 смещения (фиг. 7) и двоичный счетчик 48 (фиг. 8) модуля 30 контроля (фиг. 8) состоит каждый из элементов 62), 62,...,62n, элементов И 631,632 63п и Р-триггеров

64),642,...,64n, Временные диаграммы работы анализатора 11 поступления числа импульсов (фиг. 12) состоят из восьми а, б, в, г, д, е. ж, э временных диаграмм, которые показывают изменения во времени уровней сигналов на выходах элементов анализатора 11 в зависимости от изменений уровней сигнала во времени на его входе, причем буквенные обозначения временных диаграмм соответствуют следующим наименованиям входов и выходов: а) — вход анализаторов 11; б)— прямые выходы счетчика 54; в) — выход первого инвертора 58; г) = выход первого элемента И 55; д) — выход- элемента 57 задержки; е) — выход второго элемента 56 И ж) — выход второго инвертора 58; з) — выход анализатора 11 (выход триггера 60).

1815670

20

30

50

Временные диаграммы работы блока 1 управления (фиг. 13) состоят из тринадцати а, б, в, r, д, е, ж, з, и, й, к, л, м временных диаграмм работы блока 1 управления, Временные диаграммы работы блока 1 управления (см. фиг. 14) показывают изменения во времени уровней сигналов на выходах блока 1 управления и его элементов в зависимости от изменений уровней сигналов на входах блока 1 управления.

На фиг, 13 буквенные обозначения временных диаграмм соответствуют следующим наименованиям входов и выходов: а)— вход 5 "подтверждение выдачи" блока 1 управления; б) — вход 6 "подтверждение приема" блока 1 управления; в) — выход анализатора 11; г) — тактовый выход блока 1 управления; д) — выход инверторэ 12; е)— выход первого триггера 22; ж) — выход элемента ИЛИ-НЕ 19; з) — выход "чтение/запись" блока 1 управления; и) — выход

"хранение" блока 1 управления; й) — выход

7 "готов выдать" блока 1 управления; к)— выход 8 "готов принять" блока 1 управления; л) — выход 9 "готов занести" блока 1 управления; м) — выход 10 "занесение" блока 1 управления.

Временные диаграммы работы вычислителя 25 адреса (фиг. 14) состоят из двенадцати а, б, a, r, д, е, ж, з, й, к, л, м временных диаграмм, которые показывают изменения уровней сигналов во времени на выходах вычислителя 25 и на выходах его функциональных элементов (см. фиг. 3, 4, 6, 7, 8) в зависимости от изменений уровня сигнала на тактовом входе вычислителя 25, причем буквенные обозначения временных диаграмм соответствуют следующим наименованиям входов и выходов: а) — тактовый вход вычислителя 25; б) — выход "переключение" блока 29 (выход элемента И 43 блока 29); в) — выход "изменение" блока 29 (тактовый вход второго счетчика 39 блока 29); r) — выход "плюс" блока 30 (выход элемента 49

ИЛИ-HE блока 30); д) — выход элемента 45 задержки блока 29; е) — выход первого элемента И 42 блока 29; ж) — счетный вход счетчика 48 блока 30; з) — тактовый вход счетчика 48 блока 30; й) — выход первого элемента ИЛИ 52 блока ЗО; к) — выход первого элемента 50 задержки блока 30; л)— группа информационных выходов блока ЗО. (прямые выходы счетчика 48 блока 30); м)— вторая группа информационных выходов блока 29 (прямые выходы второго счетчика

39 блока 29).

Временные диаграммы работы устройства нелинейного деперемежения данных (фиг. 15) состоят из одиннадцати а, б, в, г, д, е, ж, з, и, й, к временных диаграмм работы устройства нелинейного деперемежения данных. Временные диаграммы работы устройства нелинейного перемежения данных (см. фиг, 15) показывают изменения во времени уровней сигналов на входах и выходах устройства и его блоков, а также на шине данных. На фиг. 15 буквенные обозначения временных диаграмм соответствуют . следующим наименованиям входов и выходов: а) — шина 4 данных; б) — вход 5 "подтверждение выдачи" устройства; в) — вход 6

"подтверждение приема" устройства; r)— тактовый выход блока 1 управления; д)— выхода блока 2; e) — выход "чтение/запись" блока 1 управления; ж) — выход "хранение" блока 1 управления; з) — выход 7 "готов выдать" устройства; и) — выход 8 "готов принять" устройства; й) — выход 9 "готов занести" устройства: к) — выход 10 "занесение" устройства.

Устройство нелинейного деперемежения данных (фиг. 1) работает по следующему принципу: данные на вход устройства нелинейного перемежения данных постирают последовательно во времени друг за д фгом по шине 4 данных; I-e данное текущего Цлока данных, при i з, записывается устройством нелинейного перемежения данных в блок 3 памяти и затем считывается нэ шину

4 данных из блока 3 памяти.

Анализатор 11 (фиг. 2, 9) работает следующим образом.

В исходном состоянии анализатора 11 его счетчик 54 сброшен в "нуль" (на всех прямых выходах счетчика 54 сформированы сигналы низких уровней), триггер 60 установлен в "единицу". а на выход анализатора

11 полагается сигнал низкого уровня, При этом, на его выходе сформирован сигнал высокого уровня, а на выходах первого и второго элементов И 55 и 56 сформированы сигналы низких уровней, а на выходах первого и второго инверторов 58 и 59 — сигналы высоких уровней. По переднему фронту импульсного сигнала высокого уровня, поступающего на вход анализатора 11, состояние счетчика 54 увеличивается нэ единицу (сигналы на прямых выходах счетчика 54 формируются в соответствии с двоичным представлением числа на единицу большего зэ число, соответствующее сигналам на прямых выходах счетчика 54, при его предыдущем состоянии). à по сразу этого сигнала, благодаря первому инвертору 58 — на выходе триггера 60 формируется сигнал по уровню равный сигналу на его информационном входе.

Следовательно, первое изменение состояния триггера 60 произойдет- только после поступления на вход анализатора 11

1815670

40

55 (s-1)-го но порядку счета импульсного сигнала высокого уровня.

При поступлении на вход анализатора

11 S-го по порядку счета импульсного сигнала высокого давления, на выходе первого элемента И 55 сформируется сигнал высокого уровня, по которому через время задержки на элементе 57 задержки счетчик 54 сбросится в "нудь" и на выходе первого элемента 55 сформируется сигнал низкого уровня, При этом, благодаря первому инвертору 58 по сигналу высокого уровня на информационном входе триггер 60 установится в "единицу" и анализатор 11 переходит в свое исходное состояние. Время задержки тэд изменения уровня сигнала на элементе 57 задержки выбирается из условия надежной работы анализатора 11 и должно как можно больше приближаться к нулю.

Блок 1 управления (фиг. 2, 13) работает следующим образом, В исходном состоянии блока 1 управления анализатор 11 находится в своем исходном состоянии, а триггеры 22 и 23 сброшены в "нуль". На входы 5 "подтверждение выдачи" и 6 "подтверждение приема" блока 1 управления в его исходном состоянии подаются сигналы низкого уровня. При этом, на инверсном выходе триггера 23, на выходе элемента ИЛИ-НЕ 19 и на выходе анализатора 11 сформированы сигналы высокого уровня, а на выходе инвертора 12 — сигнал низкого уровня. Следовательно, на выходах

7 "готов выдать", 9 "готов занести", 10 "занесение" и "чтение/запись" блока 1 управления сформированы сигналы низкого уровня, а на его выходах 8 "готов принять", "хранение" и на тактовом выходе — сформированы сигналы высокого уровня. При поступлении импульсного сигнала высокого . уровня на вход 5 "подтверждение выдачи" блока 1 управления на выходе его элемента

ИЛИ-НЕ формируется импульсный сигнал низкого уровня, а на выходе элемента И-НЕ

13, а значит и на тактовом выходе блока 1 управления, при сигнале высокого уровня на его первом входе элемента И-HE 13, формируется импульсный сигнал низкого уровня. По заднему фронту импульсного сигнала низкого уровня (при переходе уровня сигнала с низкого на высокий).на выходе элемента ИЛИ-НЕ 19 происходит изменение состояния второго триггера 23, если на его вход принудительной установки в единичное состояние подается сигнал низкого уровня, так как инверсный выход подсоединен к информационному входу триггера 23 и на базе триггера 23 организован двоичный счетчик по модулю два, Следовательно, во время действия импульсного сигнала высокого уровня на входе 5 "подтверждение выдачи" блока 1 управления, на его тактовом выходе формируется импульсный сигнал высокого уровня, а на выходе "хранение"— импульсный сигнал низкого уровня. При этом, на выходе 8 "готов принять" формируется сигнал низкого уровня. По окончании действия импульсного сигнала высокого уровня на выходе 5 "подтверждение выдачи" блока 1 управления, на его выходах 7

"готов выдать", "хранение" и на тактовом выходе формируются сигналы высокого уровня, а на выходе 8."готов принять"— сигнал низкого уровня не изменяется.

При поступлении импульсного сигнала высокого уровня на вход 6 "подтверждение приема" блока 1 управления на выходе элемента ИЛИ-НЕ 19 формируется импульсный сигнал низкого уровня, а триггер 22 сбросится в "нуль", если он находился в единичном состоянии, Следовательно, во время действия импульсного сигнала высокого уровня на входе 6 "подтверждение приема" блока 1 управления на его выходе "чтение/запись" будет поддерживаться сигнал высокого уровня, а на. выходе 7 "готов выдать"., 8 "готов принять" — будут сформированы сигналы низкого уровня, По окончании действия импульсного сигнала высокого уровня на входе 6 "подтверждение приема" блока 1 управления по сигналу на выходе элемента

ИЛИ вЂ” НЕ 19 его триггер 23 изменит свое состояние (на нулевое), если на его вход принудительной установки в единичное состояние не подается сигнал высокого уровня. Следовательно, если триггер 23 сбросится в нулевое состояние, то на выходах 8 "готов принять" и

"хранение" сформируются сигналы высокого уровня, а на выходе 7 "готов выдать" — сигнал низкого уровня.

Сигналы на выходах 9 "готов занести", 10 "занесение" и тактовом выходе блока 1 управления не изменяют свой низкий уровень, если на вход 6 "подтверждение приема" блока 1 управления подаются импульсные сигналы высокого уровня.

Кроме того, учитывая логику работы анализатора 11 анализа (см. фиг. 12, 9) на время между окончаниями поступления каждого ($-1)-ro и $-го по порядку счета импульсного сигнала высокого уровня на вход

5 "подтверждение выдачи" блока 1 управления, на входе инвертора 12 и на первых входах элементов И вЂ” НЕ 13 и И 16 формируется сигнал низкого уровня. Следовательно, в этом случае на выходе "хранение" и 8

"готов принять" блока 1 управления формируются сигналы высокого уровня.

1815670

Таблица истинности преобразователя 34

Числа, воичные и е ставления кото ых соответств ют сигналам на входах преобразователя 34 на выходах преобразователя 34 в зависимости от сигналов на его вхо эх

А1=0

Аг =Ь1+ 1

Аз Аг + — 2 Ьг + 1

A) = A)-1+(} 1) b)1+ 1

As-1.= As-г + s — 2 bs-г " 1

По окончании действия каждого (S-1)-го по порядку счета импульсного сигнала высокого уровня, поступающего на вход 5 "подтверждение выдачи" блока 1 управления на первом, втором и третьем входах элемента 17 5

И формируются сигналы высокого уровня.

Следовательно, по окончании действия каждого (S-1)-го по порядку счета импульсного сигнала высокого уровня, поступающего на вход 5 "подтверждение выдачи" блока 1 уп- 10 равления, на его выходе 9 "готов занести" формируется сигнал высокого уровня, по переднему фронту которого триггер 22 установится в единичное состояние.

При поступлении на вход 5 "подтверж- 15 дение выдачи" блока 1 управления каждого

S-ro по порядку счета импульсного сигнала высокого уровня, на выходах 10 "занесение" блока 1 управления формируется сигнал высокого уровня, а на тактовом выходе блока 20

1 управления — уровень сигнала не изменяется (низкий уровень).

Таким образом, по окончании действия каждого S-го по порядку счета импульсного сигнала высокого уровня, поступающего на 25 вход 5 "подтверждение выдачи" блока 1 управления, блок 1 управления переходит в свое исходное состояние.

Изменения уровней сигналов на входах и выходах блока 1 управления и основных 30 его элементов приведены на временных диаграммах рабогы блока 1 управления (см. фиг. 13).

Блок 28 вычисления адреса (см. фиг. 6) работает следующим образом. В исходном 35 состоянии блока 28 адреса сигналы на выходах регистра 37 соответствуют двоичному представлению числа, равного единице, а на входы "переключение" и "изменение" подаются сигналы низкого уровня. 40

По переднему фронту импульсного сигнала высокого уровня. поступающего на вход "изменение" блока 28, на выходах регистра 37, а значит; на выходах блока 28 адреса, сформируются сигналы, равные либо сигналам на одноименных выходах сум-. матора 35, если на вход "переключение" блока 28 подается сигнал низкого уровня, либо сигналам на одноименных выходах преобразователя 34, если на вход "переключение" блока 28 подается сигнал высокого уровня. Сигналы на выходах преобразователя 34 зависят от сигналов на его входах, а значит и на входах первой группы информационных входов блока 28, Эта зависимость описывается следующим образом.

Если на входы первой группы информационных входов блока 28 поступают сигналы. соответствующие двоичному представлению числа j, где j Е N, j=1,2,3,.„,S-1, то на выходах преобразователя 34 сформируются сигналы, соответствующие двоичному представлению числа

Ai = Ai-i + (j - 1) bi-1+ 1, где А1-1 — значение числа А при )=!-1, при этом принимается:

Ао =-1, b =О.

Начальный адрес области блока 3 памяти, предназначенного для перемежения, данных. соответствующих числу А1. I

А1=Ао+(1-1) 0+1 =-1+0+1=0.

По этому адресу записывается первое данное первого блока данных кода, поступающего по шине 4 данных (см. фиг. 1) на перемежение-.

Таким образом, таблица истинности преобразователя 34. показывающая зависимость сигналов на его выходах от сигналов на его входах, будет иметь вид:

-4

Таблица 1

1815670

При этом, на прямых выходах второго нал двоичного счетчика 39 блока 29 сформиро- ме ваны сигналы, соответствующие двоично- си мупредставлениючисла один. В исходном 50 вхо состоянии двоичного счетчика 48 блока 30 ахо его 0-триггеры 64 J, для которых j-e раз- кот ряды, начиная с самого младшего эа номе- ни ром один, двоичного представления числа вхо

2 з + 1 - 01 равны единице. установлены в единичное состояние; а остальные — сброшены в нуль.

При этом на прямых выходах двоичного счетчика 48 блока 30 сформированы сигнава

Сигналы на выходах сумматора 35 соответствуют двоичному представлению суммы чисел, соответствующих сигналам на входах первой и второй групп информационных входов блока 28.

Первый двоичный счетчик 38 (фиг. 10) блока 29 (фиг. 7) работает следующйм образом..

В исходном состоянии первый 0-триггер 61 двоичного счетчика 38 установлен в единицу, а все остальные 0-триггеры 61J, где J-2,3,...,n1, сброшены в нуль, а на счетный вход и вход установки в единицу двоичного счетчика 38 подаются сигналы низких уровней. При этом. на группе прямых выходов первого двоичного счетчика 38 блока 29 формируются сигналы, соответствующие числу единица, а на инверсных выходах—

ppzpy 2n1 -2

По переднему фронту импульсного сигнала, поступающего на счетный вход счетчика 38, первый 0-триггер 611 сбросится в нуль, а второй 0-триггер 61г — установится в единицу. Таким образом, состояние счетчика 38 "увеличилось" на единицу и на прямых выходах счетчика 38 сформировались сигналы, соответствующие двоичному представлению числа два.

При поступлении очередного импульсного сигнала на счетный вход счетчика 38 его состояние "увеличивается" на единицу.

При подаче сигнала высокого уровня на вход установки в единицу двоичного счетчика 38 двоичный счетчик 38 устанавливается в свое исходное состояние.

Второй двоичный счетчик 39 (фиг. 11) блока 29 (фиг. 7) и двоичный счетчик 48(фиг.

11) блока 30 (фиг. 8) работает следующим образом.

В исходном состоянии второго двоичного счетчика 39 блока 29 смещения первый его D-триггер 64 установлен в единичное состояние, а все остальные 0-триггеры 64 J. где J-2,3,4,...,п2, сброшены в нуль. лы, соответствующие двоичному представлению числа 2"з + 1 - b1.

Например, пусть пз = 3 и Ь1 = 3.

Тогда, 2 + 1 - 3 = 61о = 1102 и, следовательно, в исходное состояние двоичного счетчика 48 блока 30 контроля его первый триггер 64 будет сброшен в нуль, а второй и третий 0-триггеры 642 и 643 — будут установ10 лены в единичное состояние.

Кроме того, в исходном состоянии второго двоичного счетчика 39 блока 29 и счетчике 48 блока 30 на их счетные входы и тактовые входы подаются сигналы низких

15 уровней.

При этом, на выходах всех элементов

621,622,...,62л И И И 56, 631,632...„63П С ПЕрвым инверсным входом, а, значит, и на установочных и сбросовых входах всех

20 0-триггеров 641 ° 642 64л сформированы сигналы низких уровней.

Ilo переднему фронту импульсного сигнала, поступающего на счетный вход счетчиков 39 и 40, состояние счетчиков 39 и 48

"увеличился" на единицу аналогично работе первого двоичного счетчика 38 блока 29 (см. фиг. 10 и описание работы первого двоичного счетчика 38 блока 29).

При изменении уровней сигналов на

30 входах принудительной установки счетчиков 39 и 40 при сигнале низкого уровня на их тактовом входе на установочных и на сбросовых входах всех 0-триггеров

641,642,...,64n сигналы не изменяют своих

35 уровней, ибо при сигнале низкого уровня на тактовых входах счетчиков 39 и 48 на выходах всех его элементов И 621, 622,....62n и И 631,632,...,63n с первым инверсным входом сформируются сигналы .

40 низких уровней.

Если же на J-м входе принудительной установки двоичного счетчика 38 и 48 сформирован сигнал высокого уровня, то при подаче сигнала высокого уровня на тактовый

45 вход счетчика 39 или 48 соответственно, на выходе его элемента И сформируется сигвысокого уровня, а на выходе его элента 63 j И с первым инверсным входом— гнал низкого уровня. ибо на инверсный д элемента 63 J И с первым инверсным дом подается сигнал высокого уровня, орый сформирует на его выходе сигнал экого уровня. При этом, на установочном де 0-триггера 641,642,...,64о сформируетсигнал высокого уровня, а на сбросовом де — низкого уровня и 0-триггер 64 J инудительно установится в единичное со-. яние, если был сброшен в нуль, или не менит своего состояния, если был уставлен в единичное состояние.

1815670

10

20

Если же на k-M входе принудительной установки двоичного счетчика 39 или 48, где k=1,2,3,.„пг или п3 соответственно, сформирован сигнал низкого уровня, то при подаче сигнала высокого уровня на тактовый вход счетчика 39 или 48 соответственно, на выходе его элемента 62 И сформируется сигнал низкого уровня, а на выходе его элемента 62 И с первым инверсным входом — сигнал высокого уровня, ибо по сигналу низкого уровня, поступающего на инверсный вход элемента 62 И с первым инверсным входом при сигнале высокого уровня, поступающего на его второй прямой вход, на выходе элемента 62 k И с первым инверсным входом формируется сигнал высокого уровня. При этом, на установочном входе D-триггера 64 формируется сигнал низкого уровня, а на сбросовом входе — высокого уровня и D-триггер 64 принудительного сбрасывается в нуль, если он был установленным в единицу, или не меняет своего состояния, если он был сброшен в нуль.

Следовательно, при подаче сигнала высокого уровня на тактовые входы двоичных счетчиков 39 и 48 на их прямых выходах формируются сигналы, равные сигналам на одноименных их входах принудительной установки соответственно, Блок 29 (см. фиг, 7) работает следующим образом, В исходном состоянии блока 29 его первый и второй счетчики 38 и 39 установлены в состояния, соответствующие двоичному представлению числа единица, а на тактовый вход и вход "плюс" — подаются сигналы низких уровней, При этом, на выходах первого и второго элементов И 42 и 43 сформированы сигналы низких уровней, так как

S > 1. Следовательно, на выходе элемента

45 задержки и, значит, на втором входе элемента ИЛИ 44 сформирован сигнал низкого уровня. Отсюда следует, что на выходах "переключение" и "изменение" блока 39 при его исходном состоянии сформированы сигналы низких уровней, а на первой и второй группах информационных выходов блока 29 — сформированы соответственно сигналы, соответствующие двоичному представлению числа, равного единице. По переднему фронту импульсного сигнала высокого уровня, поступающего на тактовый вход блока 29, состояние первого двоичного счетчика 38 увеличивается на "единицу". Если при этом сигналы на выходах первого двоичного счетчика 38 станут соответствовать числу S, то на всех диодах и на выходе

55 первого элемента И 42 сформируются сигналы высоких уровней.

При достижении сигналом, сформированного на выходе первого элемента И 42 высокого уровня, на выходах первого двоичного счетчика 38 сформируются сигналы, соответствующие двоичному представлению числа один, а на выходе первого элемента И

42 снова сформируется сигнал низкого уровня. Таким образом, устойчивые состояния первого двоичного счетчика 38 будут изменяться от единицы до S-1 включительно. Кроме того. по переднему фронту импульсного сигнала высокого уровня, поступающего на тактовый вход блока 29, при сигнале низкого уровня на втором входе элемента ИЛИ 44, на выходах второго двоичного счетчика 39 сформируются сигналы, равные сигналам на группе информационных входов блока 29 при сигнале низкого уровня на его выходе "переключение", По переднему фронту импульсного сигнала высокого уровня, поступающего на вход

"плюс" блока 29, состояние второго двоичного счетчика 39 увеличивается на "единицу

При этом, если на прямых выходах второго двоичного счетчика 39 сформируются сигналы, соответствующие двоичному представлению сила то на всех входах и на выходе второго элемента И 43 сформируется сигнал высокого уровня, который подается на управляющие входы первого и второго управляемых ключей 40 и 41, на вход элемента 42 задержки и на выход "переключение" блока 29 значит, начиная со времени, когда на выходе второго элемента И 43 сформируется сигнал высокого уровня, на входы принудительной установки второго двоичного счетчика 39 подаются сигналы, равные сигналам на прямых выходах первого двоичного счетчика 38, на выходах второй группы информационных выводов блока 29 формируются сигналы, равные сигналам на прямых выходах второго двоичного счетчика 39, а через время, определяемое параметрами элемента 45 задержки, на втором входе элемента ИЛИ

44 и на его выходе. при сигнале низкого уровня на его первом входе, сформируется сигнал высокого уровня, поступающий на выход "изменение" блока 29, и по переднему фронту которого на прямых выходах второго двоичного счетчика 39 сформируются сигналы, равные сигналам на одноименных выходах первого двоичного счетчика 38, которые не будут соответствовать числу. большему за S-1. Следовательно, на выходе второго элемента И 43 снова сформируется сигнал низкого уровня, кото1815670

16

Таблица 2.

Таблица истинности преобразователя 46 рый поступит на управляющие входы первого и второго управляемых ключей 40 и 41, на вход элемента 45 задержки и на выход "переключение" блока 29, а через время, определяемое параметрами элемента 45 5 задержки, поступит и на тактовый вход второго двоичного счетчика 39 и на выход "изменение" блока 29.

Таким образом, при поступлении на 10 вход "плюс" блока 29 S-го по порядку счета импульсного сигнала высокого уровня, на выходах "переключение" и "изменение" блока 29 формируются импульсные сигналы высокого уровня, причем сигнал на выходе 15

"изменение" будет задержанным относительно сигнала на выходе "переключение" блока 29.

Такая задержка необходима для того, чтобы сигналы с соответствующих входов 20 первого управляемого ключа 40 "успели" передаться на входы принудительной установки второго двоичного счетчика 39 до прихода переднего фронта сигнала высокого уровня на его тактовый вход, блок 25

30 (см. фиг. 8) работает следующим образом.

В исходном состоянии блока 30 на выходах счетчика 48, а значит на группе информационных выходов блока 30 контроля 30 и на входах элемента ИЛИ вЂ” НЕ 49, сформированы сигналы, соответствующие двоичному представлению числа 2"з + 1 - Ь, где пз — разрядность счетчика 48, à b> — разность числа блоков данных кодов, на кото- 35 рые задерживаются первое и второе данные в блоке данных кода при деперемежении, причем 2 < b1 < 2 "з. Кроме того, в исходном состоянии блока 30, на его тактовый вход и на входы "переключение" и "изменение" подаются сигналы низких уровней. При этом, на выходе элемента ИЛИ-НЕ 49, а значит, на выходе "плюс" блока 30 и на управляющем входе управляемого ключа 47 сформирован сигнал низкого уровня, так как 2 з + 1 - bq > 0, при 2 (Ь1 < <2лз . Если на вход "переключение" блока 30 поступает сигнал высокого уровня или на выходе

"плюс" блока 30 форсируется сигнал высокого уровня, то по сигналу высокого уровня, формирующемуся в этом случае на выходе первого элемента ИЛИ 52, на входах принудительной установки двоичного счетчика 48 формируются сигналы, равные сигналам на выходе преобразователя 46, которые зависят, причем однозначно, от сигналов на его входах, а значит, от сигналов на первой группе информационных входов блока 30.

Эта зависимость сигналов на выходах преобразователя 46 от сигналов íà его входах описывается следующим образом: если на вход преобразователя 46 подаются сигналы, соответствующие двоичному представлению числа J, где J=1,2,3....,S, то на выходах преобразователя 46 формируются сигналы, соответствующие двоичному представлению числа 2"з — bj, где пз — разрядность двоичного счетчика 48, а Ь| — разность числа блоков данных кода, на которые задерживаются J-å и )+1)-å данное в блоке данных кода.

Таким образом, таблица истинности преобразователя 46 имеет следующий вид;

1815670

При одновременном наличии сигналов низких уровней на входе "переключение" и выходе "плюс" блока 30 контроля на управляющем входе управляемого ключа 47 формируется сигнал низкого уровня и на входах принудительной установки двоичного счетчика 48 формируются сигналы, равные сигналам на второй группе информационных входов блока 30.

При подаче импульсного сигнала высокого уровня на тактовый вход блока 30 на выходах счетчика 48 сначала формируются сигналы, равные сигналам на его входах принудительной установки, а затем, через время, определение параметрами второго элемента 51 задержки, импульсный сигнал высокого уровня сформируется на счетном входе двоичного счетчика 48, по переднему фронту которого состояние двоичного счетчика 48 увеличивается на "единицу". При этом, если предыдущее состояние двоичного счетчика 48 соответствовало двоичному представлению числа 2"з -1, то двоичный счетчик 48 устанавливается в нулевое состояние и сигналы на его прямых входах станут соответствовать двоичному представлению сил числа нуль. Как только двоичный счетчик

48 установится в нулевое состояние, то на выходе элемента ИЛИ вЂ” НЕ 49 сформируется сигнал высокого уровня, который подается на выход "плюс" блока 30, на вход первого элемента 50 задержки и на второй вход первого элемента ИЛИ 52, на выходе которого при сигнале низкого уровня на его первом входе, тоже формируется сигнал высокого уровня.

Через время, определяемое параметрами первого элемента 50 задержки, сигнал высокого уровня сформируется,на аТороМ входе второго элемента ИЛИ 53, на выходе которого при сигнале низкого уровня на его первом входе тоже формируется сигнал высокого уровня, который поступает на тактовый вход двоичного счетчика 48.

По переднему фронту сигнала высокого уровня, поступающего на тактовый вход двоичного счетчика 48,на прямых выходах счетчика 48 формируются сигналы, равные сигналам на его входах установки в принудительное состояние.

Сигнал высокого уровня на тактовом входе двоичного счетчика 48 может сформироваться также еще и при подаче на вход

"изменение" модуля контроля сигнала высокого уровня. Параметры первого элемента 50 задержки выбираются из условия устойчивости работы блока 30 и должны обеспечить формирование сигнала высокого уровня на тактовом входе двоичного счетчика 48 после формирования сигналов на выходах управляемого ключа 47 при изменении уровня сигнала с низкого на высокии на его управляющем входе при формировании сигнала высокого уровня на выходе

5 "плюс" блока 30. Задержка изменения уровня сигнала первым элементом 50 должна быть по воэможности минимальной.

Параметры второго элемента 51 задержки выбираются иэ условия устойчи10 вой работы блока 30 и должны обеспечить формирование импульсного сигнала на счетном входе двоичного счетчика 48 после формирования импульсного сигнала высокого уровня на его тактовом входе и после

15 формирования сигналов на его прямых выходах по переднему фронту сигнала, поступающего на тактовый вход двоичного счетчика 48, при условии, что импульсные сигналы высокого уровня подаются на

20 тактовый вход и вход "изменение" блока

30 одновременно (синхронно), Другими словами, при одновременной подаче импульсных сигналов высокого уровня на тактовый вход и вход "изменение" модуля 30 контро25 ля, на прямых выходах двоичного счетчика

48 должны сначала сформироваться сигналы, равные сигналам íà его входах принудительной установки, а затем состояние двоичного счетчика 48 должно увеличиться

30 на "единицу", Задержка изменения уровня сигнала вторым элементом 51 должна быть по возможности минимальной.

После того, как произойдет изменение состояния двоичного счетчика 48 после фор35 мирования сигнала высокого уровня на выходе "плю