Устройство для отсчета времени

Устройство для отсчета времени

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для непрерывного отсчета астрономического времени (функция часы), для фиксации заранее заданного момента времени (функция компаратора ), для измерения истекшего времени работы процессора (функция таймер процессора ) и для формирования продвигающих импульсов с заданной частотой следования, предназначенных для продвижения интервального таймера. Цель изобретения - расширение области применения устройства за счет синхронизации часов в мультипроцессорных системах и повышение точности формирования временных интервалов продвижения интервального таймера. Устройство содержит три двунаправленных коммутатора, первый счетчик, блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, коммутатор , регистр, блок предсказания переносов , блок предсказания четное™ байтов, таймер, блок формирования сигналов состояния устройства, элемент свертки по модулю два, элемент ИЛИ, элемент И-НЕ, дешифратор, второй счетчик, блок синхронизации часов. Устройство обеспечивает состояние стоп часов, синхронизацию часов и контроль синхронизации часов. 4 ил. ел с

СОЮЗ COBETCKVIX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 1/14

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

»

\»

)00 ! в

К АВТОРСКОМУ СВИДЕТЕЛЬС ГВУ

1 (21) 4811428/24 (22) 09.04.90 (46) 23.05.93. Бюл. N. 19 (71) Научно-исследовательский институт электронных вычислительных машин (72) С.С.Гиль, A.Ï,Êîíäðàòüåâ, А,А.Самусев и А.В.Яковлев (56) Мул ьтипроцессор ЕС2665. Техническое описание, ч.2, Процессор команд

Ц53.057,014 ТО1. 1988, рис.5,90, лист 268286.

Процессор ЕС 2130. Техническое описание, ч.1. Общие сведения. Приложение 9.

Логические структуры системных средств

Е13.055.009 ТО21, лист 55-67, рис,53 — 65, 1989. (54) УСТРОЙСТВО ДЛЯ ОТСЧЕТА ВРЕМЕНИ (57) Изобретение относится к вычислительНоА технике и предназначено для непрерывного отсчета астрономического времени (функция часы), для фиксации заранее заданного момента времени (функция компаратора), для измерения истекшего времени

„„53/„„1817085 А1 работы процессора (функция таймер процессора) и для формирования продвигающих импульсов с заданной частотой следования, предназначенных для продвижения интервального таймера. Цель изобретения — расширение области применения устройства за счет синхронизации часов в мультипроцессорных системах и повышение точности формирования временных интервалов продвиженйя интервального таймера. Устройство содержит три двунаправленных коммутатора, первый . счетчик. блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, коммутатор, регистр, блок предсказания переносов, блок предсказания четности байтов, таймер, блок формирования сигналов состояния устройства, элемент свертки по модулю два, элемент ИЛИ, элемент И-НЕ, дешифратор. второй счетчик, блок синхронизации часов. Устройство обеспечивает состояние "стоп" часов, синхронизацию часов и контроль синхронизации часов. 4 ил, 1817085

Изобретение относится к области вычислительной техники и предназначено для непрерывного отсчета астрономического времени (функция час), для фиксации зара-. нее заданного момента времени (функция компаратор), для измерения истекшего времени работы процессора (функция таймер процессора) и для формирования продвигающих импульсов с заданной частотой следования, предназначенных для продвижения интервального таймера, и может быть применено в ЭВМ любого класса, например, s

EC ЭВМ, а также в мультипроцессорных системах.

Цель изобретения — расширение области применения устройства за счет синхронизации часов в мультипроцессорных системах и повышение точности формирования временных интервалов продвижения интер- 20 вального таймера, На фиг.1 изображена структурная схема устройства; на фиг,2 — структурная схема блока управления; на фиг.3 — функциональные схемы блока предсказания переносов и блока предсказания четности байтов; на фиг.4 — функциональная схема блока синхронизации часов.

На фиг.1 — 4 приняты следующие обозначения: 30

1 — первый двунаправленный коммутатор;

2 — второй двунаправленный коммутатор;

3 — третий двунаправленный коммутатор;

4 — первый счетчик;

5 — блок управления;

6 — блок сравнения;

7 — блок памяти информационных раз- 40 рядов.

8 — блок памяти контрольных разрядс в;

9 — коммутатор;

10 — регистр;

11 — блок предсказания переносов; 45

12 — блок предсказания четности байтов;

13 — таймер;

14 — блок формирования сигналов состояния устройства; 50

15 — элемент свертки по модулю два;

16 — блок синхронизации часов;

17 — второй счетчик;

18 — элемент ИЛИ;

19 — элемент И-НЕ; 55

20 — дешифратор;

21 — первая группа входов-выходов коммутатора 1, группа входов-выходов задания времени устройства, 22.— первая группа входов — выходов коммутатора 2, группа входов — выходов контрольных разрядов;

23 — первая группа входов — выходов вместе с входом--выходом разряда контроля четности коммутатора 3, группа входов-вы-. ходов сигналов состояния вместе с входомвыходом разряда контроля четности устройства;

24 — вход начальной установки устройства и блоков 14, 16;

28 — выход запроса блока 14, второй вход элемента 18;

26 — выход конца операции внешнего обмена блока 5 и устройства;

27 — выход ошибки устройства и выход ошибки записи/чтения блока 14;

25 — выход запроса устройства, выход элемента 18;

29 — группа выходов состояния блока 14, соответствующие входы элемента 15; соответствующие входы — выходы второй группы входов — выходов коммутатора 3;

30 — вход — выход разряда контроля четности второй группы информационных входов — выходов коммутатора 3, выход элемента 15;

31 — группа разрядных выходов счетчика 4, группа информационных входов блока

7, первая группа входов блока 12;

32 — группа выходов блока 11, вторая группа входов блока 12;

33 — второй выход блока 11, вход фиксации переноса блока 16;

34 — первый выход блока 11, вход фиксации переполнения блока 14;

35 — вторая группа выходов блока 12, вторая группа информационных входов коммутатора 9;

36 — первая группа выходов блока 12, вторая группа входов блока 6;

37 — управляющий вход блока 14, пятый выход блока 5;

38 — управляющий вход блока 16, восьмой выход блока 5;

39 — управляющий вход коммутатора 9, седьмой выход блока 5;

40 — управляющий вход блоков 7 и 8, шестой выход блока 5

41 — группа адресных входов блоков 7, 8, вход дешифратора 20, группа адресных выходов блока 5;

42 — выход неравенства блока 6, вход блокировки записи блока 5;

43 — вход разрешения счета счетчика 4, первый выход блока 5;

44 —. вход управления передачей информации коммутатора 3, четвертый выход блока 5;

5 1817085 6

73 — выход счетчика 17, вход разреше45 — вход запрета коммутаторов 1, 2, 3, ния счета таймера 13;

74 — выход таймера, вход фиксации имвторой выход блока 5;

46 — вход управления передачей информации коммутаторов 1, 2, 3, третий выход пульсов продвижения интервального таймера блока 14; . -: 75- первая группа тактовых входов бл6ка 16; соответствующие входы группы вхо. блока5; .: 5

47 — вторая группа тактовых входов устройства;

48 — вторая группа тактовых входов бло- дов 52;

77- узел внутреннего управления блока

50 — первая группа входов задания начальных условий устройства;

78 — узел сравнения блока 5;

51 — группа входов задания начальных

79 — узел формирования адресных сиг15 нэпов блока 5;

80 — элемент И в блоке 5; условий блока 5;

52 — первая группа тактовых входов ус-. тройства и блока 5;

53 — вход задания операций внешнето ..;:.. 81, 82 — выходы сигналов СПАДР1, обмена устройства и блока 5; ..:: .:... :-:".:: СПАДР2 узла 77, соответствующие входы

54, 55, 57. 59, 60 — труппы тактовых ... узла 76; входов соответственно второго "счетчика, 20 ., - 83, 84, 85 — выходы сигналов1МОЧСБ, таймера, блока 14, первого счетчика и.реги- 1ЗПБОВ, СБРОС узла 76, соответствующие стра, коммутаторов1,2,3,соответствуещие" :: входы элемента 80 (сигналы МОЧСБ, тактовые входы группы входов 47;... - .:. 3ПБОВ) и узла 77 (сигнап ЗПБОВ) и разряд

56 — группа входов:задайия начальных . выхода 37(сигнал СБРОС); условий блока 14; . .. ..,::: -:,,:, ." 25 : . 86 — группа адресных выходов узла 76, 58 — вторая группа тактовых входов 0rio- "::: первая группа входов узла 78, вторая группа ка 16; .. ...: -:..: - -::,.;:: входов которого соединена с rpynnoA адрес61 — счетный вход счетчика 17, девятйй ных выходов узла 79 и с группой адресных выход блока 5;::::::::.::,: :: -.:,::. выходов 41;

62 — вгорая группа задания начальных 30

87- выход сигнапа1ТСП узла 78, соответусловий устройства, группазадания началь- .. ствующий вход узла 77; ных условий блока 16;:.:.. - . .::,:: ::": 88 — выход сигнала Е1ЯАМД узла 77, 63, 64 — входы соответственно контроля: .. соответствующий вход узла 76, соответствусинхронизации и синхронизации часов уст-" — ющий разряд выхода 40; ройства, входы соответственно койтроля: 35 . 89 — выход сигнала тМ/ВРАМД узла 77, синхронизации и синхронизации блока 16„ ": соответствующий. разряд выхода 40;

65, 66 — выходы соответственно контро- ..: .:- 90, 91 — выходы сигналов УПР УПР узла ля синхронизации и сййхронизации" часов : 77; разряды выхода 39; устройства, выходы соответственно:контро -: —: 92, 93 — выходы сигналов БЗПзБЗП узла ля синхронизации и синхронизации блока 40 77,:соответствующие разряды выхода 37;

16;, - :. :: :: :;-: .-:. - 94, 95 — выходы сигналов АДР1, АДР2

67 — выходрассинхронизацииблока16; .:. узла 79, соответс гвующие входы узла 77, соответствующий вход элемента 15, соот - ..-::, соответствующие разряды выхода 37; ветствующий вход-выход- второй группы: :, 96„97 — выходы сигналов РКМ2дРТП2 информационных входов-выходов комму-" 45 узла 79, соответствующие разряды выхода татора 3, первый вход элемента.18; -.

68 — выход состояния часов блока 16, соответствующий вход элемента 15, соот37;

98, 99 — выходы сигналов РЧС2, РЧС ветствующий вход-выход второй группы:- узла 79, соответствующие разряды выхода информационных входов-выходов комму- 50 38; татара 3, первый вход элемента 19; -:: .:. - :: . 100- выход сигнала РЧС1 узла 79, соот69 — второй вход элемента 1 9, выход ветствующий вход элемента 80; дешифратора 20, : - -::. ", . - -,.... 101 — первая группа тактовых входов

70 — счетный вход счетчика 4:, выхоД" узла 76, тактовых сигналовтТТ2-С1пТТ4-С2, элемента 19, вход блокировки блоков 11, 12; 55 РТИ.1П1, ТТ5 — С1; РТИ2В, Т5БОВ, соответ71 — вторая группа информационных : ствующие входы группы входов 52; входов-выходов коммутатора 3 без входавыхода разряда 30 контроля четности;

72 — выход равенства блока 6, вход фиксации ошибки блока 14;

102 — вторая группа тактовых входов узла 76 тактовых сигналов С1БОВД, тС2БОВД,-тТИ2-С2,1ТИЗ-С2, соответствующие входы группы входов 48; ка 5; .:: .: : . 76 — узел управления внешним обменом

49- вход запуска устройства и.блока.5; 10 блока 5;

1817085

103 — группа тактовых входов узла 78 тактовых сигналов СИ2 — БОВ СИ4 — БОВ, соответствующие входы группы входов 48;

104 — вторая группа тактовых входов узла 77 тактовых сигналов. СИ4 — БОВлСИ6—

БОВ, соответствующие входы группы входов 48;

105 — группа тактовых входов узла 79 тактовых сигналов СИ1-БОВцСИ6-БОВ, соответствующие входы группы входов 48;

106 — первая группа тактовых входов узла 77 тактовых сигналов ТЗБОВ,iT450B, соответствующие входы группы входов 52;

107 — выход элемента 80, соответствующий разряд выхода 38;

109, 110- выходы сигналов РЕ1РДдЗРД узла 76. соответствующие разряды выхода

46;

111, 112 — элементы И в блоке 11;

113, 114, 115, 116 — элементы И в блоке

11;

117 — узел формирования сигналов четности в блоке 12;

118, 119 — коммутаторы в блоке 12;.

120 — выход предсказанных сигналов четности байтов узла 117;

121-128 — триггеры в блоке 16;

129, 130 — элементы ИЛИ в блоке 16;

131, 133 — элементы И-НЕ в блоке 16;

132 — элемент ИЛИ вЂ” НЕ в блоке 16;

134 — буферный элемент И в блоке 16;

135, 136. 137, 147 — элементы И в блоке

16;

138, 141, 139, 142 — элементы НЕ в блоке

16;

140 — элемент И-НЕ в блоке 16;

143 — буферный элемент ИЛИ в блоке

16;

144 — буферный элемент И вЂ” НЕ в блоке

16;

145 — элемент 2И вЂ” ИЛИ в блоке 16;

146 — буферный элемент И в блоке 16;

148 — 167 — связи между элементами и триггерами в блоке 16.

Идентификаторы сигналов, приведенные над соответствующими связями на фиг.2 — 4, соответствуют принятым идентификаторам (обозначениям) этих же сигналов (и связей) в прототипе.

Цифры около групп входов и выходов на фиг.3 обозначают номера разрядов или входов и выходов, Обозначение (К вЂ” 1) на фиг.4 обозначают количество разрядов входов 63 и 64, где К— количество процессоров в мультипроцессорной системе.

Двунаправленные коммутаторы 1, 2, 3 предназначены для подключения устройства к общей магистрали центрального процессора и организации обмена

10 информацией с центральным процессором

ЭВМ, По структуре и функционированию коммутаторы 1, 2, 3 идентичны одноименным коммутаторам прототипа и могут быть построены на микросхемах типа KM500PG3 или КС1543ИР1. Коммутаторы 1, 2, 3 функ-, ционируют следующим образом . При установке на входе 45 логического нуля обеспечивается запрет записи информации с любой группы входов-выходов коммутаторов во внутренний регистр, При установке на входе 45 логической единицы обеспечивается запись информации во внутренний регистр коммутаторов 1, 2, 3 с первой или

15 второй группы информационных входов выходов коммутаторов(в зависимости от управляющих сигналов на входе 46, 44) под действием тактовых импульсов на тактовых входах 60. Группа 60 тактовых входов состо20 ит из двух тактовых входов, на первый из которых подается тактовый сигнал С1БОВ, фиксирующий входную информацию, а вто рой — сигналтС2БОВ, фиксирующий информацию для передачи на выходы, При

25 установке на разряде 109 выхода 46 логического нуля передача информации на входы— выходы со входов внутреннего регистра блокируется. При логической единице на разряде l09 и логическом нуле на разряде

30 110 обеспечивается передача информации со второй группы информационных входов— выходов на информационные входы внутреннего регистра для записи в регистр, и передача информации с выходов внутрен35 него регистра на первую группу информационных входов-выходов коммутаторов, а при логической единице на разряде 109 и логической единице на разряде 110 обеспечивается аналогичная передача информации в

40 обратном направлении.

Первый счетчик 4 предназначен для промежуточного запоминания значений часов, компаратора, таймера процессора, и для модификации (счета) указанных значе45 ний. Счетчик 4 может быть реализован, например, на микросхемах типа КМ500СТ2 или КС1543ИЕ1. Счетчик 4 функционирует следующим образом. При логическом нуле на входе 43 счетчик 4 устанавливается в

50 режим записи кода с информационной группы входов под действием тактовых сигналов на входах 59, При логической единице на входе 43 счетчик 4 устанавливается в режим счета при логической единице на входе 70

55 или — в режим хранения при логическом нуле на входе 70.

Блок 5 управления (фиг.2} предназначен. для формирования управляющих сигналов для всех узлов и блоков устройства, для формирования адресов часов, коммутатора и

1817085

10 таймера процессора в требуемый времен- установленного на входах 31 (на выходе 34). ной промежуток времени и для формирова- Блок предсказания переносов может быть . ния сигнала конца операции внешнегб построен на элементах И 111, 112, 113, 114, обмена на выходе 26, 115, 116 (фиг,3), Структурная схема блока 5изображена 5 Структура и функционирование блока на фиг.2. Блок 5 содержит узел 76 управле- 11 идентичны структуре и функционирова-. ния внешним обменом, узел 77 внутреннего нию одноименного блока прототипа с теМ управления,узел78сравнения,узел 79фор- отличием, что дополнительно введен элемирования адресных сигналов, элемент 80 мент И 113 со связями и выход 33. ФункциИ. 10 онирование блока 11 однозначно

Структурная схема блока 5 отличается: поясняется функциональной (логической) от структурной схемы блока управления. схемой на фиг.3 и нетребуетдополнительпрототипа наличием дополнительного эле- ных пояснений. мента 80 со связями 107, 84, 83, 100 и выхо- Блок 12 предсказания четности байтов да 38 с разрядами 107, 98, 99. Блок "5 (фиг.3) предназначен для формирования поуправления 5 функционирует так же как и байтных сигналов четности (на выходах 36) блокуправления прототипастем отличием, для кода, установленного на входе 31 и что на выходе 38 формируется набор сигна-: предсказанных побайтных сигналов четно îB РЧС,-РЧС2,(РЧС1р ЗПБОВ МОЧСБ).:- сти (на выходах 35) для кода, установленноБлок 6 сравнения предназначен для 20 го на входе 31 после его модификации. Блок сравнения значений контрольных разрядов 12 содержит узел формирования сигналов с группы выходов регистра 10 и с группы: четностей, коммутаторы 118, 119, На выходе выходов 36 для формирования сигнала ра- .. 36 формируются побайтные сигналы четно.венства (на выходе 72) или сигнала неравен- стей для кода, установленного на входе 31. ства (на выходе 42), : 25 На выходах 120 формируются предсказанБлок 7 памяти информационных разря- ные сигналы четности для каждого байта дов и блок 8 памяти контрольных разрядов кода, установленного на входе 31, т,е. предпредназначены для хранения кодов теку- . полагается, что к значению кода каждого щих значений часов (компаратора, таймера... байта (в младший разряд байта) прибавлена процессора) и контрольных кодов значений 30 единица и для полученного кода — суммы побайтных сигналов четности кодов теку- - формируется предсказанный сигнал четнощих значений часов (компаратора, таймера: сти на соответствующем выходе 120, Узел . процессора), Блоки 7, 8 функционируют сле-, - 11? может быть построен на элементах ПЗУ, дующим образом, При нулевом коде на раз- соответствующим образом закодированных ряде 88 входа 40 выходы блоков 7, 8 35 (как в прототипе). блокируются, а при единичном коде на раз-,ряде 88 и нулевом коде на разряде 89 входа В зависимости от наличия или отсутст40 на выходы блоков 7, 8 считывается ин- вия переноса в байт кода на соответствуюформация, хранимая в блоках по адресу, код щий выход 35 передается сигнал либо с которого установлен на входах 41. При еди- 40 соответствующего входа 120, либо с соотничном коде на разряде89 входа40 в блоках: ветствующего входа 36, В том случае, когда

7, 8 осуществляется операция записи по ад- код на входе 31 не модифицируется, наприресу, код которого установлен на входах 41.. :мер; при режиме "Стоп" часов, на входе 70

Коммутатор 9 предназначен для пере- устанавливается нулевой код, поддействидачи контрольных кодов сигналов четности 45 ем которого на выходах 32 устанавливается . с группы выходов блока 8 (при коде íà раз- нулевой код (означающий отсутствие riepeрядах 90, 91 входа 39, равном 10) или с носов), а на выходы 35 передается код со группы выходов 35 (при коде на разрядах 90, входов 36, Структура блока 12 отличается от

91 (входа 39, равном 01).. структуры одноименного блока прототипа

Регистр 10 предназначен для времен- 50 наличием дополнительного коммутатора ного хранения контрольных кодов сигналов ". 1 18. четности, передаваемых с выходов блока 8 Так как введение элемента И 113 в блок или выходов 35 блока 12. 11 и коммутатора 118 в блоке 12 обусловлеБлок 11 предсказания переносов(фиг.3) но наличием признака — связи 70, то авторы предназначен для формирования сигналов..55 считают нецелесообразным описывать побайтных предсказанных переносов на структуру блоков11 и12 в формуле изобревыходах 32, предсказанного сигала пере- тения, носав32-ойразрядкода,установленногона: - Таймер 13 предназначен для формировходах 31 (на выходе 33) и предсказанного вания 1/300 секунды для продвижения инсигнала переноса иэ нулевого разряда кода, тервального таймера.

1817085

30

50

Блок 14 формирования сигналов состояния устройства предназначен для формирования следующих сигналов состояния: количество импульсов частотой 1/300 секунды. прерывание от таймера процессора, прерывание от компаратора, легкая ошибка устройства, тяжелая ошибка устройства, сигнал запроса, сигнал ошибки записи/чтения.

Блок 16 синхронизации часов предназначен для формирования сигнала контроля синхронизации часов, сигнала синхронизации часов, сигнала рассинхронизации часов, сигнала состояния часов, На фиг.4 изображена (в качестве примера) функциональная схема блока 16. Блок 16 может содержать восемь триггеров 121, 122, 123, 124, 125, 126, 127, 128, два элемента ИЛИ 129, 130, три элемента И-НЕ 131, 133, 140, четыре элемента И 135, 136, 137, 147, четыре элемента НЕ 138, 139, 142, 141, элемент ИЛИ вЂ” НЕ 132, элемент 2И вЂ” ИЛИ

145, буферные элементы И 146, 134, ИЛИ

143, И вЂ” НЕ 144. С помощью триггера 121 и входов 151, 152 включается или выключаетсА контроль синхронизации часов. При установке на входе 151 логической единицы в триггере 121 запоминается логическая единица под действием тактовых сигналов

-тТИ2 — С2 (на входе С1) итСИ1-БОВ, которая устанавливается на выходе 148, разрешая устанавливать (разблокируя) триггер 128.

Все триггеры 121 — 126, 128 идентично функционируют, При установке на входах R логического нуля осуществляется сброс триггеров под действием тактовых сигналов на входах С1 и Сф, При этом на выходах F нулевые коды устанавливаются только при действии тактового сигнала на входе С2, При установке на входе Е логического нуля, а на входе R логической единицы триггера переходят в режим хранения. При установке на входе Е и R логической единицы в триггерах запоминается код, установленный на входе D, При этом запомненный код передается на выход F только при действии тактового сигнала на входе С2. Триггеры

121 — 126, 128 могут быть реализованы на микросхемах КС1543ТМ2 или КМ500ТТ2.

Триггер 127 функционирует аналогично описанным триггерам с тем отличием, что по входам и реализуется функция 2И-ИЛИ, Триггер 127 идентичен микросхеме

КМ500ТТ или КС1543ТМ1.

При блокировке триггера 128 (при логическом нуле на входе 148) на выходе 67. устанавливается (под действием тактовых сигналов СИЗ-БОВ и СИ4 — БОВ на входах

С1 и С2) логический ноль, не влияющий на функционирование устройства. Для этого на входах 151. 152 устанавливается код 01, С помощью триггера 122 осуществляется включение или выключение синхронизации часов. При установке на входе 153 логической единицы в триггер 122 записывается логическая единица (под действием тактовых сигналов",ТИ2 — С2,- СИ1 — БОВ на входах С1, С2, На выходе 149 устанавливается логическая единица, означающая, что синхронизация часов включена, Элемент И

135 разблокировывается и сигнал синхронизации (логический ноль). поступающий на разряды входа 64 хотя бы от одного из (k — 1) других процессоров поступает (при отсутствии рассинхронизации) через вход 160 элемента 135 на выход i 62 в момент появления сигнала логической единицы на разряде 107. входа 38 (т.е, в момент записи (установки) нового значения часов, т,к. на выходах 83, 84, 100 (фиг.2) устанавливаются логические единицы и, следовательно, устанавливается логическая единица на выходе 107 именно в момент записи (установки) нового значения часов). Так как в этот же момент устанавливается логическая единица и на разряде 98 входа 38, то в триггер 127 под действием тактовых сигналов СИЗ-БОВ, СИ4 — БОВ на входах С1, С2 записывается логический ноль, так как на входе 162 устанавливается логический ноль и на,выходе 68устанавливается логический ноль, означающий, что часы запущены в момент установки нового значения часов вследствие совпадения этого момента с моментом появления импульса синхронизации на входе 64. Если в момент записи (установки) нового значения часов сигнал синхронизации на входе 64 отсутствует, то на входе 160 и выходе 162 устанав40 ливается логическая единица и в триггер

127 записывается логическая единица, которая устанавливается на выходе 165 и на выходе 68, т.к. на выходе (входе) 164 также устанавливается логическая единица. Логическая единица на выходе 68 означает, что часы установлены, но переведены в режим

"Стоп". Логическая единица на выходе 68 сохраняется до тех пор, пока íà входе не появится импульс синхронизации (логический ноль), который при логической единице на разряде 99 передается на выход 68 через элементы 136, 145 сразу без задержки, а через элемент 135 и выход 162 переводит триггер 127 в нулевое состояние под действием тактовых сигналовСИЗ-БОВ и СИ4БОВ. Передача логического нуля на выход

68 через элемент 136 без задержек необхо-. дима для того, чтобы до появления тактовых сигналов СИЗ-БОВ и тСИ4-БОВ подготовить первый счетчик для модификации (сче13

1817085 та), а блоки 11, 12 — для соответствующего единице на разряде 99, то на входе 161 формирования сигналов четности. При по- установится логическая единица, которая явлении логического нуля на входе 160 и 162 под действием тактовых сигналов;СИЗв момент, когда на разряде 99 входа 38 БОВ(навходеС1)и СИ4 — БОВ(навходеС2) установлен логический ноль,. логический 5 запоминается в триггере 125, При этом ченоль на выходе 68 установится только после рез элемент ИЛИ вЂ” НЕ 132 сигналами с входа записи логического нуля в триггер 127 со 33, а затем с выхода 159 (F) триггера 122 входа 162; так как логическая единица уста- предотвращается сброс триггеров 123, 124, новлена на входе 167 через элемент HE 138. если они установлены или установятся в

При логическом нуле на разряде 98 триггер 10 единичное состояние в течение двух микро127 находится в режиме хранения. Пока на секунд (до третьего появления логической входе 64 сигнала синхронизации часов не единицы на разряде 99), При этом логичепоявляется логический ноль, на выходе 162 ская единица со входа 159 перезапоминаетудерживается логическая единица, которая ся с йоявлением второго сигнала логической всякий раз при появлении логической еди- 15 единицы на разряде 99 в триггер 126, т.к, на ницы на разряде 98 подтверждает единич- тактовые входы С1, С2 триггера 126 дейстное состояние триггера 127 и выхода 68 вуют тактовые сигналы(CI43 — БОВ и СИ4благодарялогическойединицена входе166.. БОВ. С появлением третьего сигнала

В нулевое состояние триггер127 переводит- логической единицы на разряде 99, на входе ся и при записи в триггер 122 логического 20 Е триггера 128 (через элемент И 147) появнуля (отключения синхронизации) путем ус- ляется сигнал (логическая единица) разретановки на входах 153, 154 кода 01, т.к. на щения записи в триггер, Если не более чем входе 162 в этом случае устанавливается за одну микросекунду до появления сигнала логический ноль. Логический ноль на выхо- (логической единицы) на входе 33 или в теде 68 означает, что часы идут.. 25 чение одной последующей микросекунды

Контроль синхронизации часов осуще- пока на выходе 159 установлена логическая ствляется через вход 63. Сигнал контроля . единица или в течение третьей микросекунсинхронизации (логическая единица) на вы- ды йока на выходе 163 установлена логичеходе150появляется,когданавсехразрядах. ская единица на входе 63 контроля входа 63 установятся все логические едини- 30 синхронизации появится единичный код на цы. Достаточно появиться сигналу контроля . время не менее 40 нс, то триггеры 123, 124 синхронизации на выходе 150 на время дей- установятся в единичное состояние и будут ствия тактовых сигналовтС15БОВД, удерживаться в таком состоянии до окончат С2БОВД (в сумме 40 нс), чтобы триггеры: ния третьей микросекунды. При этом на выбыли переведены в единичное состояние и 35 ходе 157 элемента 140 устанавливается сохраняли эти состояния не более чем в . логический ноль,. который записывается в течение одной микросекунды до появления триггер 128 под действием тактовых сигналогической единицы на разряде 99, если, лов-СИЗ вЂ” БОВ,тСИ4 — БОВ и на выходе 67 при этом на входе ЗЗ не появится логиче- устанавливается логический ноль, означаюская единица, то триггеры 123, 124 сбрасы- 40 щий, что рассинхронизации часов нет. Если ваются благодаря установке логического в течение указанных трех микросекунд имнуля на выходах элементов 131, 133 и axo- . пульс контроля синхронизации на выходе дах R триггеров 123, 124. Тактовые сигналы . 150 не появляется, то на входе 157 удержиТЗБОВ и Т4БОВ на группе входов 75 необ- вается логическая единица, которая записыходимы для согласования действия такто- 45 вается в триггер 128, а на выходе 67 . вых сигналов С1БОВД (на входе С1 устанавливается логическая единица, ознатриггера 123 и на входе С2 триггера 124) и чающая, что часы рассинхронизированы., С2БОВД (на входе С2 триггера 123 и на После появления единичного сигнала на входе С1 триггера 124) с моментом возмож- входе 33 и записи его (через элемент И 137) ного появления сигнала логической едини- 50 в триггер 125 на выходе 158 триггера 125 цы на входе ЗЗ. Фиксация единичных устанавливается логическая единица, котосостоянийтриггеров123,124осуществляет- рая формирует (через элемент 144) сигнал ся благодаря наличию обратной связи выхо- (логический ноль) синхронизации часов на да F через элементы НЕ 139, 142 со входом выходе 66, и (через элемент 143) сигнал (лоF триггеров 123, 124. При нулевом состоя- 55 гическую единицу) контроля синхронизации нии триггеров123, 124 на выходах155; 156 часов на выходе 65, Сформированные на устанавливается логический ноль, а на вы- выходах 65, 66 сигналы удерживаются в теходе 157 — логическая единица. Если на вха- чение одной микросекунды, т.к. через одну де 33 появится логическая единица, а она микросекунду (при РЧС2 = 1) на входе 33 может появиться только при логической установится уже логический ноль. который

1817085

16 записывается в триггер 125 и на выходах

158, 65 устанавливается логический ноль, а на выходе 66 устанавливается логическая единица, При этом логическая единица с выхода 159 успевает перезаписаться в триггер 126, Однако к концу второй микросекунды (с момента появления логической единицы на входе 33) на входе 159 установится логический ноль, который записывается в триггер 126 с появлением третьего сигнала (логической единицы) на разряде

99, т.е. триггеры 125, 126 переходят в исходное состояние. При этом состояние триггера

128 и выхода 67 может удерживаться в течение более чем одной секунды до появления нового сигнала на входе 33 или в триггере

128 и на выходе 67 может быть установлено нулевое состояние после установки триггера 121 в нулевое состояние. После установки триггера 121 вновь в единичное состояние цикл контроля синхронизации повторяется, Сигналы синхронизации на выходе 66 и контроля синхронизации на выходе 65 формируются при условии установки на входе 168 логической единицы. При установке на входе 168. логического нуля выходы 65, 66 блокируются, т.е. часы отключаются от микропроцессорной системы.

При этом синхронизация их и контроль синхронизации может быть сохранен.

Второй счетчик 17 предназначен для формирования сигнала (на выходе 73) через каждые 256 мкс. Счетчик 17 — восьмиразрядный и может быть построен, например, на микросхемах типа КМ500СТ2 или

КС15433ИЕ1. Счетчик 17 функционирует следующим образом, При установке на входе

61 логической единицы счетчик 17 переходит в режим счета и к содержимому счетчика, прибавляется единица под действием тактовых сигналов на входах 54. В момент, когда счетчик должен обнулиться при появлении логической единицы на входе 61, на выходе также появляется логическая единица, На выходе 69 дешифратора 20 появляется логическая единица, если на выходе 41 устанавливается код адреса часов или компаратора, Дешифратор 20 представляет собой стандартный узел.

Устройство работает следующим образом.

В исходном состоянии на входы 47, 52 не поступают тактовые сигналы, После включения электропитания по последовательным цепям сброса, не показанным на чертежах, во все триггерные и регистровые элементы памяти заносятся нулевые коды.

На входах 53, 62 устанавливается нулевой код. На входах 50 устанавливаются требуемые коды начальных условий. На вход 49 подается запускающий сигнал, представляющий импульсы длительностью 500 нс, поступающие на вход 49 с периодичностью 1 мкс. Затем осуществляется запуск тактовых

5 сигналов на входах 47, 52. На вход 47 начинают поступать тактовые сигналы задающей серии — 7С1БОВ (7С1БОВД), т С2БОВ (С2БОВД), основной серии — тСИ1 — БОВ, тСИ2 — БОВ, тСИЗ вЂ” БОВ, т СИ4 — БОВ, СИ610 БОВ, процессорной серии — rÒÈ2 — С2, ТИЗС2. На вход 52 начинают поступать тактовые сигналы вспомогательной основной серии—

7ТЗБОВ, Т4БОВ,.тТ55ОВ и вспомогатель- ной процессорной серии — ТТ2 — С1, ТТ415 С2;> ТТ5 С1,. РТИ1П1, РТИ2В. Сигналы

- С1БОВ (1С1БОВД) и тС2БОВ (С2БОВД) представляют собой импульсы длительностью меньшей 20 нс и большей 10 нс, поступающие каждый на "свой" тактовый вход с

20 периодичностью 40 нс, При этом, при отсутствии импульсаС1БОВ (С1БОВД) появляется импульс С2БОВ (7С2БОВД) и наоборот.

Сигналы СИ1 — БОВ, СИ2 — БОВ, СИЗ вЂ” БОВ, 7 СИ4 — БОВ, тСИ5-БОВ, тСИ6 — БОВ пред25 ставляют собой сигналы, длительностью такой же, как и сигналы С1БОВ (C250B), поступающие последовательной каждый на

"свой", соответственно, первый, второй, третий, четвертый, пятый, шестой тактовые

30 входы, Периодичность поступления каждого импульса на "своем" тактовом входе равна 120 нс. При этом импульс rCVIi — БОВ появляется на i-ом тактовом входе через 20 нс после начала появления импульса СИ

35 (i — 1) — БОВ на (i — 1)-ом тактовом вхбде, Сигналы тТИ2-С2 и ТИЗ-С2 соответствуют сигналам 1СИ2-БОВ итСИЗ вЂ” БОВ, но появление импульсовтТИ2-С2 и ТИЗ вЂ” С2 не синхронизировано с появлением импульсов СИ2—

40 БОВ и1СИЗ-БОВ, По этой причине моменты появления импульсов ТИ2 — С2 могут совпадать с моментами появления импульсов т СИ2-50В или т СИ4 — БОВ, СИ6 — БОБ, а моменты появления импульсов1СИЗ-С2 могут

45 совпадать с моментами появления импульсов1СИ1-50В, тСИЗ вЂ” БОВ, СИ5-БОВ. Сигнал 1 СИ5 — БОВ в устройстве не используется, Сигналы T350B,тТ4БОВ, Т5БОВ пред50 ставляют собой импульсы длительностью 40 нс, поступающие каждый на "свой" тактовый вход с периодичностью 120 нс. При этом импульстТЗБОВ действует во время действия импульсов СИ2 — БОВ, 7СИЗ-БОВ, им55 пульс тТ4БОВ действует во время действия импульсов 7СИЗ-БОВ, СИ4 — БОВ, импульс r Т5508 действует во время действия импульсов 7СИ4-БОВ, СИ5 — БОВ. Тактовые сигналы Т1БОВ, Т2БОВ,тТ6БОВ в устройстве не используются.

1817085

Сигналы ТТ2 — С2,тТТ4 — С2, TT5 — С1 ана-. . — код чтения часов (КЧЧ) — для чтенйя логичны сигналам -гТ2БОВ, Т4БОВ 1Т5БОВ, значения чаСов; но формируются асинхронно, т.е.- сигналы. - :.. -: — код чтения компзратора (КЧК) — для

? ТТ2-С2 (Н Т4 — С2) могут совпадать по вре- .. чтения значения: компарзтора; мени появления с сигналамй .Т2БОВ, 5.. — код чтейия тайе ерз пр6цессорз (КЧТ)

Т4БОВ, «Ò6608, а сигнал «ТТ5-С1 может., — для чтейия значения таймера процессора. совпадать с сигналами Т1БОВ, «ТЗБОВ,:..: . При этом, при установке на входах 53

1Т5БОВ..:: ...: .:. :::;::. кодов КЗЧ, КЗК; ХЗТ на входах/выходах 21

Сигналы РТИ1П1 и1РТИ28 представая- устанавливаются коды значений часов, комют собой импульсы, длительность которых 10 йарзтора таймере 1 роцессора, передаваекратна 120 нс, а периодичность появления - мых из. центрального процессора, а на асинхронна, т.е. моменты появления зара-: "вхоцзх — выходах 22 — их контрольные коды нее,не определейы, т.к. соответствуют мо- четйости, 8 блоке 5, после появления сигнаментам включения (выключения) ла (логической единицы)ВТСП на входе 87 синхронизации центрального процессора 15 узла 77 и появления последовательно сигнапри приостановках его работы в связи с., лов АДР1 и-АДР2 на выходах 94, 95 узла 79

: взаимодействием оперативной памяти с. на выходах 81, 82 появляются в соответствуканалами ввода —,вывода.. . ющей последовательности сигналы

Сигналы тТТ2-С2; 1ТТ4 — С2, «ТТ5-С1, -i СПАДР1 и СПАДР2. Под действием сиг7 РТИ1П1, РТИ28„«ТИ2 — С2,«ТИЗ-С2 необ- 20: нала Е1ЯАМД на входе 88 и кода на входах ходимо испольэоватьдлячастичнойсинхро- . 53 узла 76 и совокупности тактовых сигнанизации работы устройства с работой, "лов на входах 102, 101 узла 76, на выходах центрального процессора при обмене ин- . 44,45,46(разрядах109, 110) узла 76 и блока формацией, что связано с конкретной реа- 5 формируются сигналы в требуемой после. лизацией устройства и его применением, 25 довательности, обеспечивающиезапись коЗатем микропрограммно (с помощью цент- .. дов, установленных на входах-выходах 21, рального процессора) через входы/выходы 22 во внутренний регистр коммутаторов 1, 22, 21 устанавливаются нулевые показания 2.