Цифровой частотный демодулятор

Цифровой частотный демодулятор

Иллюстрации

Показать все

Реферат

 

Сущность изобретения: цифровой частотный демодулятор содержит 1 усилительограничитель (1), 1 блок выделений нуль переходов (2), 1 формирователь тактовых импульсов (3), 1 формирователь цифрового сигнала (4), 1 блок памяти (5), 1 арифметический блок (6), 1 выходной триггер (7), 1 распределитель импульсов (8), 1 блок фазовой автоподстройки частоты (9), 2 триггера (10, 11), 1 сумматор по модулю два (12), одновибратор (13), 1 реверсивный счетчик (14), 1 дешифратор (15), 3 элемента И (16,17,19), 1 параллельный регистр (18), 1 вычитатель(20)/ 1 Коммутатор (21), 1 инвертор (22). 1-2 4-5 21-6-7-9-18-20-16-14-15-17-14-6 ,3-2,3-4- 21, 3-8-5, 8-21, 8-6, 8-7, 6-18, 9-10-11-12-19-13-17,13-16,22-17,15-16, 9-11,9-19, 10-12.2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (Я>5 Н 04 L 27/14

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ, СССР) -) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4950200/09 (22) 26.06.91 (46) 23.05.93. Бюл. N. 19 (71) Новосибирский электротехнический институт связи им. Н.Д.Псурцева (72) В,Б.Малинкин (56) Авторское свидетельство СССР

N- 1030991, кл. Й04 (27/14, 1981. (54) ЦИФРОВОЙ ЧАСТОТНЫЙ ДЕМОДУЛЯТОР (57) Сущность изобретения: цифровой частотный демодулятор содержит 1 усилительограничитель (1), 1 блок выделения нуль переходов (2), 1 формирователь тактовых

Изобретение относится к электросвязи, преиму1цественно к передаче данных по каналам связи с помощью частотной модуляции.

Цель изобретения — повышение помехоустойчивости.

На фиг. 1 изображена структурная электрическая схема предложенного демодулятора; на фиг. 2 — схема формирователя цифрового сигнала.

Цифровой частотный демодулятор содержит усилитель-ограничитель 1, блок 2 выделения нуль-переходов, формирователь

3 тактовых импульсов, формирователь 4 цифрового сигнала, блок 5 памяти, арифметический блок 6, выходной триггер 7, распределитель 8 импульсов, блок 9 фазовой автоподстройки частоты, первый, второй триггеры 10, 11, сумматор 12 по модулю два, одновибратор 13, реверсивный счетчик 14, дешифратор 15, третий, второй элементы И

16, 17, параллельный регистр 18, первый элемент И 19, вычитатель 20, коммутатор 21, инвертор 22.

;50,, 1817249 А1

2 импульсов (3), 1 формирователь цифровог6 сигнала(4), 1 блок памяти (5), 1 арифметический блок (6), 1 выходной триггер (7), 1 распределитель импульсов (8), 1 блок фазовой автоподстройки частоты (9), 2 триггера (10, 11), 1 сумматор по модулю два(12), одновиб- . ратор (13), 1 реверсивный счетчик (14}, 1 дешифратор(15), 3 элемента И (16, 17, 19), 1 параллельный регистр(18), 1 вычитатель(20), 1 коммутатор (21), 1 инвертор (22). 1 — 2-4-521-6-7-9 — 18-20-16-14-15 — 17-14 — 6,3 — 2,3-421,385,821,86,87,618, 9-10-11-12-19-13 — 17, 13-16, 22-17, 15 — 16, 9-11, 9 — 19, 10-12. 2 ил.

Арифметический блок 6 содержит блок

23 буферной памяти, сумматор 24 и вычитатель 25.

Формирователь цифрового сигнала содержит измерительный счетчик 26 и блок 27 буферной памяти. - а

Цифровой частотный демодулятор ра- QQ . . ботает следующим образом, Сразу после включения питания обнуляются блок 5, параллельный регистр 18, блок

23, а реверсивный счетчик 14 записывает по параллельным входам значение начального порога N«>. Перечисленные операции производятся по установочным входам R и С.

После приведейия устройства в исходное состояние начинается прием частотномодулированных сигналов. Процесс приема можно разбить на три одновременно протекающих процесса.

Первый из них- прием сигнала с входа канала связи и преобразование его в форму,: удобную для дальнейшей обработки. Эту операцию производят усилитель-ограничи1817249 тель 1, блок 2, формирователь 4 и формирователь 3.

Второй процесс-процесс демодуляции принимаемого сигнала. Эту операцию осуществляют блок 5, коммутатор 21, арифметический блок 6, выходной триггер 7, формирователь 3 и распределитель 8.

Наконец, третий процесс-процесс подстройки порогOBolo значения Npop под изменяющиеся параметры канала связи. Эту операцию осуществляют блок 9, триггеры

10, 11, блок 12, одновибратЬР 13, инвертор

22, элементы И 16, 17, 19, реверсивный счетчик 14, дешифратор 15, параллельный ре. гистр 18 и вычитатель 20.

Укаэанные процессы происходят следующим образом. На вход усилителя-ограничителя 1 поступает случайный ЧМ-сигнал.

Как известно, вся передаваемая информация в ЧМ-сигнале заключена в нуль-переходах, поэтому основным элементом подобных систем является усиление-ограничение. Усиленный и ограниченный ЧМсигнал далее поступает в блок 2. Этот блок формирует короткий строб-импульс при каждом пересечении входного сигнала нулевого значения. Короткие строб-импульсы с выхода блока 2 далее поступают на формирователь 4 цифрового сигнала, Задача формирователя 4 цифрового сигнала — преобразователь длительность полупериодов

ЧМ-сигнала в соответствующие двоичные числа. С помощью такого преобразования осуществляется однозначное соответствие значения сигнала приема значению этих двоичных чисел. Итак, при приходе очередного 1-ro строб-импульса с выхода блока 2 измерительный счетчик 26 обнуляется, а его содержимое одновременно записывается в блок 27. Следовательно, с приходом I-ro строб-импульса в блоке 27 будет храниться кодовая двоичная комбинация, однозначно . соответствующая длине полупериода между (1-фм и 1-м строб-импульсами. С приходом (1+1)-ro строб-импульса в блоке 27 будет храниться длйтельность полупериода между I-м и (1+1)-м строб-импульсами и т,д. Для выполнения такой операции на тактовый вход измерительного счетчика 26 поступают тактовые импульсы с выхода формирователя 3, а вход сброса R счетчика и тактовый вход С блока 27 обьединены, и на них поступают короткие строб-импульсы.

Второй процесс-демодуляция принимаемого сигнала. Пусть в первый момент времени с выхода формирователя 4 поступает двоичная комбинация, обозначенная

:яоеэ М1. Сигнал N1 одновременно поступает на вход блока 5 и второй вход коммутатора 21. Блок 5 представляет собой регистровое запоминающее устройство.

Так, при поступлении тактового импульса to с выхода распределителя 9 на тактовый вход блока 5 все содержимое данного блока сдвигается на один шаг в сторону выходных шин. Эта операция повторяется каждый раз, когда приходит тактовый импульс на блок 5. Отсчеты чисел Nt записываются в блок 5 таким образом, чтобы в нем всегда

10 хранилось М текущих значений частоты (числа Щ, Значение to и М выбираются из соотношения ео В-Ь, (1)

M то = —B,, (2) где  — скорость передачи, бит/с;

Ь вЂ” допустимая величина краевых искажений.

20 Из соотношения (2) следует, что в блоке

5 хранятся текущие отсчеты значений частоты, взятые на временном интервале, равном длительности единичного элемента.

Как указывалось выше; в первый мо25 мент времени блок 5 обнулен, на выходе формирователя 4 появилась двоичная цифровая комбинация N1, характеризующая принимаемый сигнал. Тогда на выходе блока 5 появится сигнал N1 спустя М тактовых

30 интервалов частоты— т0 . Коммутатор 21 по команде с выхода распределителя 8 поочередно опрашивает состояние входа и выхода блока 5. В первый

35 момент времени коммутатор 21 подключает вход блока 5; как указывалось выше, на нем была двоичная комбинация М1. Данная дво ичная комбинация И1, пройдя коммутатор

21, поступает на вход сумматора 24. Сумма40 тор 24 совместно с блоком 23 представляет накапливающий сумматор. Так как первоначально и блок 23 был обнулен, то на выходе сумматора 24 имеют сигнал вида

45 Nt1 М1+ 0 =- Nt.

Сигнал М1 записывается в блок 23.

В следующий момент времени коммутатор 21 осуществляет опрос выхода блока 5.

В данный момент времени на выходе блока

50 5 будет нуль. Этот сигнал поступает также на вход сумматора 24. Как указывалось выше, после первой половины цикла расчета в блоке 23 хранится сигнал М1, который поступает на второй вход сумматора 24. Сле55 довательно, на выходе сумматора 24 сигнал

N1 останется беэ изменения и вновь перепишется в блок 23. После второго тактового периода to, подаваемого на блок 5, в блоке

23 будет храниться сигнал, равный М1+ М2.

1817249

Аналогичные операции осуществляются М раз до заполнения блока 5.

Таким образом, в блоке 23 будет храниться сигнал, равный (на j-м тактовом интервале) м

"4 = Х (N))i (3) =1

Для расчета N на очередном (l + 1)-м тактовом интервале необходимо ввести новое значение N)+1 и вычесть предыдущее значение N)-g. Эту операцию осуществляет коммутатор 21 совместно с блоком 5.

Итак, на очередном (+1)-м тактовом интервале to(e первой его половине} на выходе формирователя 4 будет двоичная комбинация, равная й)+1, Этот сигнал поступает на вход сумматора 24. На выходе сумматора 24 будет сигнал, равный

N "0+1) = bQ + N)+<. (4)

После этого сигнал )ф0+ц записывается в блок 23 по сигналу с выхода распределителя 8. В.следующей половине тактового сигнала to коммутатор 21 подключает выход блока 5 к входу сумматора 24. Используется инверсный выход блока 5. Следовательно, на выходе блока 5 будет сигнал. равный

-N)-м).

На выходе сумматора 24 имеют сигнал, равный

%0+1) =%0+) NJ-M. (5)

Следовательно, расчет очередного

N g+t) значения сигнала осуществляется в два этапа. На первом этапе вводится новое значение сигнала Nl+>. На втором этапе вычитается старое значение сигнала N)-M. Результат суммирования в обоих случаях записывается в блок 23 °

Сигнал и, далее поступает в вычитатель 25, где производится вычитание порогового значения N«p, подаваемого с выхода реверсивного счетчика 14. Как указывалось выше, первоначально при включении в реверсивный счетчик 14 записывается пороговое значение Nnop определяемое соотношением

Npop= M йг, +Nq

2 (6)

Здесь йц, Na — двоичные числа на выходе формирователя 4 при приеме соответственйо первой характеристической частоты f> и второй характеристической частоты fz.

Знаковый разряд с выхода вычитателя

25 записывается в выходной триггер 7, Итак, если значение и ) больше значения

Йпор, то на выходе вычитателя 25 — логическая единица. В противном случае на выходе вычитателя 25 — логический нуль.

На этом процесс демодуляции заканчивается.

Подстройка значения N«p под изменяющиеся параметры канала связи необходи5 ма, например, при работе по радиоканалу. .При этом сигнал с выхода выходного триггера 7 поступает к получателю сообщений и одновременно в блок 9.

На выходе блока 9 формируются две синх10 ропоследовательности. Частота и фаза первой из них соответствует усредненному фазовому положению середины посылок принимаемого сигнала. Сигнал блока 9 с этого выхода одновременно тактирует триггеры 10, 11.

15 Вторая синхропоследовательность формируется на втором выходе блока.9, Данный сигнал соответствует усредненному значению начала принимаемых посылок и тактирует параллельный регистр 18.

20 Так как на первом выходе блока 9 синхросигнал соответствует середине принимаемых посылок, то в триггерах 10, 11 записываются демодулированные сигналы.

При этом, если в триггере 10 хранится демо25 дулировзнная посылка íà l-м тактовом интервале, то в триггере 11 хранится (И)-я демодулированная посылка. Значение I-й и(И)-й посылок складываются по модулю два в сумматоре 12. Если эти посылки одного

30 знака (либо 00, либо 11), то на выходе сумматора 12 появляется сигнал логического нуля. Если же посылки на l-м и (И)-м интервалах разного знака, то на выходе сумматора 12-логическая единица.

35 Выходной сигнал сумматора l2 сканируется синхропоследовательностью с пер- вого выхода блока 9. Так, если в середине демодулированных посылок на выходе сумматора 12 появляется логическая единица, 40 то происходит совпадение сигналов в элементе И 19 и на его выходе формируется. логическая единица. От переднего фронта этого сигнала срабатывает одновибратор

13, формируя на своем выходе строб-им45 пульс длительностью о . Сигнал с выхода одновибратора 13 одновременно поступает на элементы И 16, 17. Данные элементы И либо оба закрыты, либо открыт один из них.

Режимом работы этих элементов управляют

50 инвертор 22 и дешифратор 15.

Элементами 16, 17управляетдешифратор l5. Как указано выше. при первоначальной установке в реверсивный счетчик l4 было записано значение й«р, предвари55 тельно рассчитанное по формуле (6). Вычитатель 20 на своем выходе формирует либо значение логического нуля, либо значение логической единицы. Пусть на выходе вычитателя 20 — логическая единица. Тогда сиг1817249 8 нал с выхода вычитателя 20 подготавливает к работе элементы И 16. Инвертор 22 инвертирует выходной сигнал вычитателя 20. Выходной сигнал инвертора 22, равный логическому нулю, закрывает элемент И 17.

Реверсивный счетчик 14 находится в середине своего состояния, так как в него записано йпор. Следовательно, на первом и втором выходах дешифратор 15 — логическая единица. На первом выходе дешифратора 15 появится сигнал логического нуля тогда, когда реверсивный счетчик 14 достигнет минимального значения, На втором выходе дешифратора 15 будет логический нуль тогда, когда реверсивный счетчик 14 достигнет своего максимального значения.

В случае несовпадения на (1-1)-м и 3-м тактовых интервалах демодулированных посылок на выходе одновибратора 13 формируется импульс длительностью te . Этот импульс проходит через элемент И 16 и поступает на (+) вход реверсивного счетчика

14. Последний увеличивает свое состояние на единицу. Тем самым пороговое значение, хранящееся в реверсивном счетчике 14, будет равно (Nn

Подстройка порогового значения Nnnp прбизводится только тогда, когда демодулируются посылки разного знака. Какуказывалось выше, с началом каждой демодулированной посылки на втором выходе блока 9 формируется сигнал, который является тактовым для параллельного регистра 18, Следовательно, в параллельный регистр 8 с началом каждой демодулированной посылки записывается информация с выхода блока 23 арифметического блока 6. Поэтому в параллельный регистр 18 с началом каждой посылки записывается. значение Ng»ql 11. Пусть на (И)-м тактовом интервале демодулирована посылка, соответствующая приему нулевого символа. Информация о ней хранится в триггере 10. Информация о демодулированной (1-2)-й посылке хранится в триггере 11.

Пусть на (I-2)-м тактовом интервале также демодулирована посылка нулевого символа. Тогда на (1-1)-м тактовом интервале одновибратор 13 не работает и подстройка значения порога Nnop не производится.

Пусть на I-ом тактовом интервале принимается посылка, соответствующая единичному принимаемому символу. Тогда с началом

I-го тактового интервала в параллельный регистр 18 записывается значение Nyaya. I, которое в этот момент близко к пороговому значению. Это объясняется тем, что на (1-1)м и t-м тактовых интервалах принимаются

5 посылки разного знака. Следовательно, значение и »ч,i с началом тактового интервала близко к значению порога Nnnp, В вычитэтеле 20 вычитается из значения N a .i значение порога йпор. Если величина N av,t

10 больше значения Nnnp., то на выходе вычитателя 20 формируется логическая единица. В случае, если Цр»ч,l меньше Nnop To формируется логический нуль. Сигнал с выхода вычитателя 20 поступает на элемент И 16 и

15 через инвертор 22 на элемент 17. Таким образом, если на выходе вычитателя 20-логическая единица, то элемент И 16 подготавливается к работе. Элемент И 17 в это время закрыт. Если же йунач i больше йлор, то

20 значение порога йпур необходимо увеличить. На каналах с неизменными параметрами подстройку йлор можно не производить, По иному происходит процесс на радиоканалах, когда, к примеру, наблюдается до25 плеровское смещение частоты. В этом случае осуществляется сдвиг принимаемого

cneitpa частот, и необходима подстройка порогового значения. В данном случае в середине I-ro тактового интервала в триггер 10

30 записывается демодулированная 1-я посылка, а в трйггер 11 из триггера 10 переписывается (И)-я посылка. Так как имеют посылки разного знака, то срабатывает одновибратор 13, Следовательно, на выходе

35 элемента И 16 появляется короткий строб импульс, который поступает s реверсивный счетчик 14. В результате, значение порога после этого станет. (Nnop+1) и т.д. Как указывалось выше; состояние реверсивного счет40 чика 14 контролирует дешифратор 15. Если реверсивный счетчик 14 достигнет макси мального значения, то на втором выходе дешифратора 15 появится логический нуль, который закроет элемент И 16. Подстройки

45 порога в сторону увеличения больше не будет. В случае обратного изменения параметров канала связи аналогичные операции . происходят при уменьшении йпор.

При достижении реверсивным счетчи50 ком 14 минимального значения элемент И

17 будет закрыт с первого выхода дешифратора 15, Жесткий контроль за значением порога с помощью дешифратора 15 необходим для того, чтобы элемент 17 не реагиро55 вал на случайные помехи канала связи.

Формула изобретения 1, Цифровой частотный демодулятор, содержащий последовательно соединенwe усилитель-ограничитель, блок выделение нуль-переходов. формирователь

1817249

10 цифрового сигнала и блок памяти, арифметический блок, выход которого соединен с первым входом выходного триггера, формирователь тактовых импульсов, первый выход которого соединен с входом распределителя импульсов, первый, второй и третий выходы которого соединены соответственно с вторым входом блока памяти, первым входом арифметического блока и вторым входом выходного триггера, второй и третий выходы формирователя тактовых импульсов соединены с вторыми входами блока выделенйя нульпереходов и формирователя цифрового сигнала,отличающийсятем,что,сцелью повышения помехоустойчивости, введены последовательно соединенные блок фазовой автоподстройки частоты, первый триггер, второй триггер, сумматор по модулю два, первый элемент И, одновибратор, второй элемент И, реверсивный счетчик, дешифратор и третий элемент И, последовательно соединенные параллельный регистр, вычитатель и инвертор, а также коммутатор, первый и второй входы которого соединены соответственно с выходами формирователя цифрового сигнала и блока памяти, четвертый выход распределителя импульсов соединен с третьим входом коммутатора, выход которого соединен с вторым входом арифметического блока, третий вход которого и второй вход вычитателя соединены с выходом реверсивного счетчика, второй выход арифметического блока соединен с первым входом параллельного регистра, второй вход которого соединен с вторым выходом блока фазовой автоподстройки частоты, 5 вход которого соединен с выходом выходного триггера, подключенным также к второму входу первого триггера, выход которого соединен с вторым входом сумматора по модулю два, выход одновибратора соединен с

10 вторым входом третьего элемента И, третий вход которого соединен с выходом вычитателя, второй выход дешифратора соединен с вторым входом второго элемента И, третий вход которого соединен с выходом инверто15 ра, первый выход блока автоподстройки частот соединен с вторыми входами второго . триггера и первого элемента И, выход третьего элемента И соединен с вторым входом реверсивного счетчика, 20

2. Демодулятор по и. 1, о т л и ч а ю щ и йс я тем, что арифметический блок содержит последовательно соединенные сумматор, блок буферной памяти и вычитатель, выход

25 блока буферной памяти соединен с вторым . входом сумматора, причем вход сумматора, второй вход блока буферной памяти и второй вход вычитателя являются соответственно вторым, первым и третьим входами арифме30 тического блока, первым и вторым выходами которого являются выход вычитателя и выход блока буферной памяти.

1817249

Составитель H.Ëýçàðåâà

Техред М.Моргентал - Корректор М;Самборская

Редактор Г.Бельская

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101

Ф

Заказ 1731 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-ЗБ, Раушская наб., 4/5