Мультипроцессорная вычислительная система

Мультипроцессорная вычислительная система

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при создании информационно-управляющих системе высокой скоростью передачи данных. Целью изобретения является расширение области применения и повышение производительности системы за счет реализации двунаправленной передачи между центральным процессорным блоком и периферийными процессорными блоками с возможностью выбора периферийных процессорных блоков. Система содержит центральный процессорный блок 1, п периферийных процессорных блоков, шину 3 направления обмена, шину 4 выбора, шину 5 готовности, шину 6 запросов, шину 7 данных. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (н)з G 06 F 15/16

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К .АВТОРСКОМУ СВИДЕТЕЛЬСТВУ, {21} 4922755/24 (22) 29.03.91, (46) 07,06.9 ; Бюл. % 21 . (71) Ленинградский электротехнический институт им. В.И.Ульянова {Ленина) (72) А.А,Валов и А.Л.Лынов (56) Заявка ЕР ЬЬ 0057755, кл. G 06 F 15/16, опублик. 1983., Авторское свидетельство СССР

М 1345891, кл. G 06 F 15/16, 1985. (54) МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к вычислительной технике и может быть использовано при,; Ы „„1820392 А1 создании информационно-управляющих си- . стем с высокой скоростью передачи данных.

Целью изобретения является расширение области применения и повышение производительности системы за счет реализации двунаправленной передачи между центральным процессорным блоком и периферийными процессорными блоками с возможностью выбора периферийных процессорных блоков. Система содержит центральный процессорный блок 1, и периферийных процессорных блоков, шину

3 направления обмена, шину 4 выбооа, шину 5 готовности, шину 6 запросов, шину 7 данных. 3 ил.

182.0392

Изобретение относится к вычислитель- онный вход-выход процессора 8 подключен . нойтехникеиможетбытьиспользованопри к информационным входам-выходам блока создании информационно-управляющих 10 памяти, блока 9 прямого доступа к памясистем.c высокой скоростью передачи дан- . ти и к первому информационному входу-выных.. 6 ходу магистрального усилителя 11, .Цель изобретения — расширение обла- вход-выход-управления памятью процессости применения и повышение производи- ра8подключенквходууправленияблока10 тельности системы за счет реализации... памяти и.вход-выходу управления блока 9 .двунаправленной передачи между цент- прямого доступа к памяти, адресный выход ральным процессорным блоком.и перифе-. 10 процессора8подключенкадресномувходурийными процессорными блоками с. выходу блока 9 прямого доступа к памяти и возможностью выбора периферийных.про- к адресному входу блока 10 памяти, вход цессорных блоков. - . запроса захвата процессора 8 подключен к

На фиг. 1.-3 представлены структурные выходу запроса захвата блока 9 прямого схемы соответственно системы, периферий- 16 доступа к памяти, второй информационный ного процессорного блока и центрального . вход-выход магистрального усилителя 11 процессорного блока: на фиг;4 и 6- времен- подключен к:шине данных процессорного ные диаграммы для передачи из централь- блока; входы синхронизации процессора 8 ного процессорного блока в периферийной и блока 9 прямого доступа к памяти оодклюпроцессорный блок и для передачи из про- 20 чены к входу синхронизации процессорного цессорного блока нижнего уровня в процес блока, выходы "Запись ввода/вывода" и сорный блок нижнего:уровня.. "чтение ввода/вывода". процессора 8 подСистема содержит центральный про- ключенысоответственно к входам-выходам цессорныйблок1,nпериферийныхпроцес- "Запись ввода/вывода" и "Чтение ввосорн.ых блоков 2, шину 3 направления 26 да/вывода" блока9прямогодоступакпамяобмена, шину 4 выбора, шину5 готовности, ти и к вторым входам соответственно шину 6 запросов и шину 7 данных. Каждый элементов ИЛИ-НЕ 19 и 20, вход подтверж:,процессорныйблок(центральныйиперифе- дения захвата блока 9 прямого доступа к рийный) содержит процессор 8, блок.9 пря- памяти подключен к выходу подтверждения мого доступа к памяти, блок 1-0 памяти, 30 захвата процессора 8, выход подтверждемагистральныйусилитель 1t,элемент12И- нйФ доступа блока 9 прямого доступа к паНЕ, первый 13, второй 14 и третий.15инвер- мяти подключен к первым входам торы, .первый 16, второй 17 и третий 18 элементов ИЛИ-НЕ 19 и20и к входуинвертриггеры, первый 19, второй 20, третий 21 и тора 13, выход которого подключен к первочетвертый 22 элементы ИЛИ-НЕ. Кроме то- 35 му входу элемента И-НЕ 12, выход первого

ro, процессорный блок 1 верхнего уровня элемента ИЛИ-НЕ 19 подключен к первому содержит четвертый инвертор 25, элемент входу элемента ИЛИ-НЕ 21 и к второму

2ИЛИ-ИЛИ-HE 24, дешифратор25, регистр входу элемента ИЛИ-HE 22, выход элемен26. Каждый процессорный блок 2 нижнего та ИЛИ-HE 20 подключен к второму входу уровня содержит первый 27, второй 28 и 40 элемента ИЛИ-HE 21, к входуинвертора 15 третий29 элементы И. и к входу направления передачи магистВ мультипроцессорной вычислительной: рального усилителя 11, выход инвертора 16 системе шины данных процессорных бло- подключен к тактовому входу триггера 18, ков 1 и 2 соединены с.шиной 7 данных сис- выход элемента ИЛИ-HE 21 подключен к. темы, выход запроса центрального 46 тактовому входутриггера 17 и к входу выбопроцессорногоблока1ивходызапросапе- ра магистрального усилителя 11, выход риферийных процессорных блоков 2 соеди- триггера 18 подключен к первому входу эленены с шиной 3 запроса системы, I-å мента ИЛИ-НЕ 22, инверсный-выходтригразряды шин 4выбораи 5 готовности.сое- . гера 17 подключен к входу обнуления .динены соответственно с.i-ми выходом вы- 60 триггера 16, выход которого подключен к бора и входом готовности процессорного входу запроса блока 9 прямого доступа к блока 1 и соответственйо с входом выбора памятииквходуинвертора14, выходинвери выходом готовности 1-го процессорного тора 14 подключен к входу элемента И-НЕ блока 2, первый и второй разряды шины 6 12, выход которого подключен к входам гонастройки направления обмена соединены 56 тонности блока 9 прямого доступа к памяти соответственно с первым и вторым выхода- и процессора 8. Кроме того, в процессорном ми настройки процессорного блока 1 и со- блоке 1 верхнего уровня выход "Запись ввоответственно с первым и вторым входами да/вывода" процессора 8 подключен к пер- . настройки каждого процессорного блока 2, вому информационному входу в каждом процессорном блоке информаци- дешифратора 25, выход элемента ИЛИ-НЕ

1820392

22 подключен к входу инвертора 23, выход которого подключен к выходу запроса процессорного блока 1, I-й вход элемента 2ИИЛ И-Н Е 24, подключен к I-у выходу регистра 26 и к I-у выходу выбора процессорного блока 1, (п+1)-й вход элемента 2ИИЛИ-НЕ 24 подключен к I-у входу готовности процессорного блока 1, адресный выход процессора 8 подключен к второму информационному входу дешифратора

25, управляющий вход которого подключен к выходу "Разрешение адреса" блока 9 прямого доступа к памяти, (и+1)-й и (и+2)-ой выходы регистра 26 подключены соответственно к первому и второму выходам настройки процессорного блока 1, выход дешифратора 25 подключен к входу записи регистра 26, информационный вход которого подключен к информационному входувыходу процессора 8, выход элемента

2И-ИЛИ-Н Е 24 подключен к тактовому входу триггера 16 и к входам обнуления триггеров 17 и 18. В процессорном блоке 2 вход выбора процессорного блока подключен к вторым входам элементов И 27-29, первый и второй входы настройки направления обмена процессорного блока 2 подключены к первым входам соответственно элементов

И 27 и 28, вход запроса процессорного блока 2 подключен к первому входу элемента И

29, выход которого подключен к тактовому входу триггера 16 и к входам обнуления триггеров 17 и 18, выход элемента ИЛИ-НЕ 22 является выходом готовности процессорного блока 2, выходы элементов И 27.и 28 подключены соответственно к первому и второму входам-запросов прерывания процессора 8.

Все блоки и элементы заявляемого уст ройства хорошо известны и используются по своему прямому назначению. Например, в качестве процессора можно испольэовать микросхему КР580ИК80, блока прямого до ступа к памяти-микросхему КР580ИК57, блока памяти-микросхему КР541РУ2А, магистрального -усилителя-микросхему

К589АП16, триггера-микросхему К555ТМ2, элемента И.-HE — микросхему К555ЛАЗ, элемента И-микросхему К555ЛИ1, элемента

ИЛИ-НЕ-микросхему К555ЛЕ1, инверторамикросхему К555ЛН1, дешифратора-микросхемы К555ИД6, К555ЛА2, К555ЛЕ5.

Мультипроцессорная вычислительная система работает следующим образом (для простоты полагаем, что на входы синхронизации процессорных блоков поступает общая частота синхронизации CLK).

В исходном состоянии процессорные блоки I и 2 (фиг. 1) при помощи магистральных усилителей 11 (фиг. 2 и 3) отключены от шины 7 данных системы. При этом на выходах триггеров 16 и 18 устанавливаются сиг-. налы низкого уровня, а на инверсном. выходе триггера 17-сигналы высокого уров5 ня, Начальная установка триггеров, напри-, мер, может осуществляться сигналом (сброс внешнегоустройства), поступающим от процессора 8.

В процессорном блоке 1 дешифратор 25

10 предназначен для выбора адреса регистра

26 с адресного выхода процессора 8. Элемент 2И-ИЛИ-НЕ 24 предназначен для ма.скирования неучаствующих в передаче процессорных блоков 2. На i-е входы этого

15 элемента с I выходов регистра 26 поступает информация с выбранных процессорных блоках 2, а на (@+1)-е входы — сигналы готовности процессорных блоков 2.

Перед началом передачи в процессор20 ных блоках 1 и 2 осуществляется установка режима передачи блока 9 прямого доступа к памяти. Установка режима передачи блоков 9 прямого доступа к памяти процессорных блоков 1 и 2 включает в себя установку

25 режима работы "Блоковая передача" или

"блоковая передача по требованию", чтение или запись информации, начального адреса для чтения (записи) информации, количество байт передаваемой (принимаемой) ин30 формации, которое в процессорных блоках

1 и 2 должно быть одинаковым. Далее рассматривается работа блоков 9 прямого доступа к памяти в режиме "блоковой передачи".

35 При передаче от процессорного блока в процессорные блоки 2 (фиг. 4) мультиплексорная вычислительная система работает следующим образом.

Вначале в процессорном блоке 1 осуще40 ствляется установка режима передачи блока 9 прямого доступа к памяти для чтения информации из блока 10 памяти, а в 1-е разряды регистра 26 записывается информация о выбранных блоках 2, число которых

45 может изменяться до 1 до и. Затем осуществляется установка режима передачи блока 9 прямого доступа к памяти процессорного блока 2. С этой целью в (и+1)-й разряд регистра 26 с информационного входа-выхода

50 процессора 8 процессорного блока 1 осуществляется запись логической "1", а затем . логического "0". Этим сигналом высокого уровня, поступающим с (и+1)-го выхода регистра 26 через первый выход настройки

55 процессорного блока 1, шину 6 настройки направления обмена, первый вход настрой.ки процессорного блока 2 и первый элемент

И 27 на первый вход запросов прерывания процессора S, вызывается соответствующая подпрограмма установки режима передачи

1820392 I блока 9 прямого доступа к памяти блока 2 .для записи информации в блох 10 памяти.

Затем в процессорном блоке 1 процессор 8 в блоке 9 прямого доступа к памяти программно устанавливает бит "запроса прямого доступа", который инициализирует процесс-передачи информации. При этом в процессорном блоке 1 производятся следующие действия. На выходе запроса захвата блока 9 прямого доступа к памяти формируется сигнал запроса захвата процессОра 8.

Процессор 8 прерывает свою работу и формирует на выходе сигнал подтверждения за. хвата, который поступает на вход подтверждения захвата блока 9 прямого доступа к памяти, На выходе подтверждения доступа блока 9 прямого доступа к памяти вырабатывается сигнал подтверждения прямого доступа к памяти низкого уровня

ЩАСК 1), который поступает на первые входы элементов ИЛИ-НЕ 19 и20и входинвертора 13. С выхода инвертора 13 этот сигнал поступает на первый вход элемента И-HE

12, разрешая тем самым прохождение сигнала с выхода первого триггера 16 через инвертор 14 на второй входэлемента И-НЕ

12. Так как в начальный момент времени на выходах готовности процессорных блоков 2 отсутствуют сигналы низкого уровня, а на выходе триггера 16 установлен сигнал низкого уровня, то на выходе элемента И-НЕ 12 формируется сигнал низкого уровня (R0Y1), который поступает на входы готовности процессора 8 и блока 9 прямого доступа к памяти. Тем самым вводится цикл ожидания до появления сигнала готовности. После сигнала подтверждения прямого доступа к памяти блок 9 прямого доступа к памяти вырабатывает два сигнала низкого уровня "Чтение памяти" и "Запись ввода/вывода" (ГО№), которые поступают соответственно в блок 10 памяти и на второй вход элемента

ИЛИ-НЕ 19. Далее сигнал "Запись ввода/вывода" через элементы ИЛИ-HE 19 и

21 поступает на тактовый вход триггера 17 и на вход выбора магистрального усилителя

11, разрешая тем самым передачу информации с информационного входа-выхода блока 10 памяти на шину 7 данных системы.

Кроме того, сигнал "Запись авода/вывода" через элемент ИЛИ-НЕ 19 поступает на вто" рой вход элемента ИЛИ-НЕ 22. Этот сигнал с выхода элемента ИЛИ-Н Е 22 поступает на вход инвертора 23; на выходе которого появляется. сигнал запроса высокого уровня, поступающий через выход запроса процессорного блока 1 и шину 6 запроса на входы запроса процессорных блоков 2.

Далее в процессорнсм блоке 2 произво дятся следующие действия. Сигнал запроса высокого уровня через элемент И 29 при .выборе данного процессорного блока (выбор осуществляется сигналом высокого уровня на втором входе третьего элемента

5 И 29).поступает на тактовый вход триггера

16 и входы обнуления триггеров 17 и 18. В триггерах.16 — 18 запись информации осуществляется по переднему фронту сигнала на тактовом входе, а на информационные.

10 входы триггеров поданы сигналы высокого уровня (не показаны). Поэтому на выходе триггера 16 появляется сигнал высокого уровня (DRQ2i), который поступает на вход запроса блока 9 прямого доступа к памяти и

15 через инвертор 14 на второй вход элемента

И-НЕ 12. На выходе запроса захвата блока

9 прямого доступа к памяти формируется сигнал запроса захвата процессора 8. Процессор 8. по этому сигналу прерывает свою

20 работу и формирует сигнал. подтверждения захвзта, который. поступает на вход подтверждения захвата блока 9 прямого доступа к .памяти. На выходе подтверждения прямого доступа к памяти блока 9 выраба25 тывается сигнал низкого уровня (ДАСК 2!), .. который поступает на первые входы элементов ИЛИ-НЕ 19 и 20 и вход инвертора 13. С выхода инвертора 13 этот сигнал поступает на первый вход элемен-.а И-НЕ 12, разре30 шая тем самым прохождение сигнала с выхода инвертора 14. Так как в этот момент времени на выходе инвертора 14 установлен сигнал низкого уровня, то на выходе элемента И-НЕ 12 устанавливается сигнал

35 высокого уровня (RPY 21), который поступает на входы готовности процессора 8 и блока 9 прямого доступа к памяти. Тем самым до снятия сигнала готовности цикл ожидания не вводится. После сигнала подтвер>к40 дения прямого доступа к памяти блок 9 вырабатывает два сигнала низкого уровня

"Запись памяти" и "Чтение ввода/вывода" (10R21), которые поступают соответственно на блок 10 памяти и на второй вход второго

45 элемента ИЛИ-HE 20. Далее. сигнал "Чтение авода/вывода" через элемент ИЛИ-НЕ

20 поступает на вход инвертора 15, на второй вход элемента ИЛИ-НЕ 21 и на вход направления передачи магистрального уси50 лителя 11, задавая направление передачи с шины 7 данных системы на информационный вход-выход блока 10 памяти. С выхода элемента ИЛИ-НЕ 21 этот сигнал поступает на вход выбора магистрального усилителя

55 11 и на тактовый вход триггера 17, Сигнал низкого уровня на выходе элемента ИЛИ-, НЕ 21 открывает магистральный усилитель

11, и информация с шины 7 данных системы поступает на информационный вход блока

10 памяти. Сигналом "Запись памяти" блока

1820392

1О

55

9 прямого доступа к памяти происходит запись е блок 1О памяти. Передним фронтом сигнала с выхода третьего элемента ИЛИ—

НЕ 21 на инверсном выходе триггера 17 устанавливается сигнал низкого уровня. . Этот сигнал поступает нэ вход обнуления триггера 16 и устанавливает на его выходе сигнал низкого уровня. Тем самым, снимается запрос на входе блока 9 прямого доступа к памяти, через инвертор 14 и элемент

И-НЕ 12 снимается сигнал готовности на входах готовности процессора 8 и блока 9 прямого доступа к памяти, что приводит к введению цикла ожидания. Одновременно, передним фронтом сигнала, поступающим с выхода инвертора 15 на тактовый вход триггера 18, на выходе триггера 18 устанавливается сигнал высокого уровня. который поступает на первый вход элемента ИЛИ—

НЕ 22 и устанавливает на его выходе сигнал низкого уровня.

Затем в процессорном блоке 1 производятся следующие действия. Как только на выходах готовности всех выбранных процессорных блоков 2 устанавливаются сигналы низкого уровня, которые через входы готовности процессорного блока 1 поступают на 21-ые входы элемента 2И-ИЛИ-НЕ на выходе элемента 24 устанавливается сигнал высокого уровня, Передним фронтом этого сигнала происходит запись сигнала высокого уровня в триггер 16 (DR01). Сигнал высокого уровня с выхода триггера 16 поступает на вход запроса блока 9 прямого доступа к памяти и через второй инвертор 14 на выходе элемента И вЂ” HE 12 устанавливает сигнал готовности высокого уровня (RDY 1}, который поступает на входы готовности процессора 8 и блока 9 прямого доступа к памяти. Это приводит к завершению цикла ожидания е процессорном блоке 1. Передним фронтом сигнала "Запись ввода/вывода" (10W1) нэ, инверсном выходе триггера 17 устанавливае-, тсяя сигнал низкого уровня. который устанавливает на выходе триггера 16 сигнал низкого уровня. Это приводит к снятию сигнала готовности на входах готовности процессора 8 и блока 9 прямого доступа памяти. Кроме того. после окончания сигнала низкого уровня "Запись ввода/вывода" (10УЛ) на выходе запроса блока 1 и на входах запроса процессорных блоков 2 устанавливаются сигналы низкого уровня.

После этого в процессорных блоках 2 на выходе элемента И 29 устзнзвливзется сигнал низкого уровня. Этим сигналом на выходе триггерз 18 устанавливается сигнал низкого уровня, который устанавливает нэ выходе элемента ИЛИ-НЕ 22 сигнал высо5

45 кого уровня. Это приводит к появлению на выходе элемента 2И-ИЛИ-НЕ 24 сигнала низкого уровня. Затем блок 9 прямого доступа к пзмяти снова вырабатывает сигналы низкого уровня "Чтение памяти" и "Запись ввод-. вывода". описанный обмен повторяется до тех пор, пока полностью не будет передан весь массив данных.

После передачи последнего байта дзнHbIx на выходах готовности процессорных блоков 2 устанавливаются сигналы высокого уровня, а на выходах триггера 16. элементов 2И-ИЛИ-НЕ 24 и элемента И 29— сигналы низкого уровня. В результате сигнал "Запрос прямого доступа" перестает подаваться на входы запроса блоков 9 прямого доступа процессорных блоков 1 и

2. На входах запроса захвата блоков 9 прямого доступа к памяти блоков 1 и 2 снимаются сигналы "Запрос ззхвата" и процессоры 8 блоков и 2 выходят из режима "захват".

При передаче от процессорного блока 2 в процессорный блок 1 (фиг. 5) мультипроцессорная вычислительная система работает следующим образом. Вначале в процессорном блоке 1 осуществляется установка режима передачи блока 9 прямого доступа к памяти для записи информации в блок 10 памяти, а в 1-е разряды регистра 26 записывается информация о выбранном блоке 2, Затем осуществляется установка режима передачи блока 9 прямого доступа к памяти процессорного блока 2. С этой целью в (п 2)-й разряд регистра 26 с информационного входа-выхода процессора 8 процессорного блока 1 осуществляется запись логической "!", э затем логического

"0". Этим сигналом высокого уровня. поступающим с (и+2)-го выхода регистра 26 через второй выход настройки процессорного блока 1, шину 3 настройки направления обмена. второй вход настройки процессорного блока 2 и второй элемент И 28 на второй вход запросов прерывания процессора 8, вызывается соответствующая подпрограмма установки режима передачи блока 9 прямого доступа к памяти блока 2 для чтения информации из блока 10 памяти.

Затем процессор 8 блока 2 программно устанавливает бит "Запрос прямого доступа", который инициализирует процесс передачи. Далее процесс передачи из процессарного блока 2 в процессорный блок 1 аналогичен рассмотренному процессу передачи из процессорного Ьлока 1 в процессорный блок 2. При этом блок 9 прямого доступа к памяти блока 1 вырабатывает два сигнала низкого уровня "Запись памяти" и "Чтение ввода/вывода (!08!), 1820392

35

55 уровня "Чтение памяти" и "Запись ввода/вывода" (10W21), Информация с информационного входа-выхода блока 10 памяти процессорного блока 2 через магистральный усилитель 11 блока, шину 7 данных системы и магистральный усилитель 11 блока

1 поступает на информационный вход-выход блока 10 памяти процессорного блока 1.

Порядок обмена между процессорным блоком 1 и процессорными блоками 2 определяется управляющей программой процессорного блока 1. Порядок обработки принятых массивов данных в блоках 1 и 2 определяется управляющими программами этих блоков.

Таким образом, благодаря введению в процессорные блоки 1 и 2 новых связей между элементами прототипа и между введенными элементами и элементами прототипа происходит расширение функциональных вазможностей прототипа за счет реализации групповой передачи данных из процессорного блока верхнего уровня с возможностью выбора процессорным блоком верхнего уровня процессорных блокon нижнего уровня, а также обратной передачи ат процессорных блоков нижнего уровня в процессорный блок верхнего уровня, Эта позволяет повысить производительность системы и расширить область ее применения по сравнению с. прототипом, Кроме того, предлагаемая система допускает рабату как с единой шиной синхронизации процессорных блоков, так и о раздельными LLINItBMM синхронизации процессорных блоков. Это позволяет снизить требования к процессорным блокам па синхронизации и расширить их возможный перечень для применения в системе, Формула изобретения

Мультипроцессорная вычислительная система, содержащая центральный процессорный блок, и периферийных процессорных блоков, причем каждый процессорный блок содержит процессор, блок памяти, блок прямого доступа к памяти и магистральный усилитель, кроме того, периферийный процессорный блок содержит первый элемент И. причем, входы-выходы данных центрального и периферийных процессорнеых блакаи соединены через шину данных системы, выход запроса центрального процессорного блока и входы запроса периферийных процессорных блоков соединены через шину запроса системы, в каждом працессорно л блоке информационный входвыход процессора подключен к информационным входам-выходам блока

30 памяти. блока прямого доступа к памяти и к первому информационному входу-выходу магистрального усилителя, вход-выход yftраиления памятью процессора подключен к входу режима блока памяти и входу-выходу управления блока прямого доступа к памяти, адресный выход процессора подключен к адресному входу-выходу блока прямого доступа к памяти и к входу эдрасэ блока памяти, вход запроса захвата процессора подключен к выходу запроса захвата блока прямого доступа к памяти, второй информационный вход ВыхОд магистрального усили теля подключен к входу-выходу данных процессорного блока. входы синхронизации процессорного блока lt блока прямого доступа к памяти подключены к входу синхронизации процессорного блока, а т л и ч эIo щ а я с я тем, чта, с целью расширения области применения и повышения производительности системы зэ счет осуществления двунаправленной передачи между центральным процессорным блоком и периферийными процессорными Gilolfnl с возможностью Выбора периферийных процессорных блоков, причем В ней Входы выбора и готовности f x периферийнь1х процессорных блОкОВ (Где f =- 1, ff) саеДинены через шину выбора и готовности соответственна с i-ми выходом выбора и входам готовности центрэльнага процессорного блока. первый и второй входы настройки направления обмена каждого периферийного процессорного блока через ILJNIIó настройки соединены соответственна с первым и вторым Выходами настройки центральнага процессорного блока, кроме того, в каждый периферийный процессорный блок введены три триггера, три элемента

НЕ, четыре элемента ИЛИ вЂ” НГ, элемент ИНЕ, второй и третий элементы И, причем в каждом периферийном процессорном блоке выходы "Запись ввода-вывода" и "Чтение ввода-вывода" процессора подключены саответственна к входам-выходам "Запись ввода-вывода" и "Чтение ввода-вывода" блока прямого доступа к памяти и соответственна к первым входам первого и второго элементов ИЛИ вЂ” НЕ, вход подтверждения захвата блока прямого доступа к памяти подключен к выходу подтверждения захвата процессора, Выход подтверждения доступа блока прямого доступа к памяти подключен к вторым входам первого и второго элементов ИЛИ-НЕ и входу первого элемента НЕ, выход которого подкл;ачен к первому входу элемента И-НЕ, выход первого элемента

ИЛИ-НЕ подключен к первому входу третьего элемента ИЛИ-НЕ, к первому входу четвертага элемента ИЛИ-НЕ, выход второго

1820392

14 элемента ИЛИ-НЕ подключен к второму входу. третьего элемента ИЛИ-НЕ, входу второго элемента НЕ и входу направления передачи магистрального усилителя, выход третьего элемента ИЛИ-НЕ подключен к тактовому входу первого триггера и входу выбора магистрального усилителя, выход второго элемента НЕ подключен к тактовому входу второго триггера, выход второго триггера подключен к второму входучетвертого элемента ИЛИ-НЕ, инверсный выход третьего триггера подключен к входу обнуления третьего триггера, выход которого подключен к входу запроса блока прямого доступа к памяти и входу третьего элемента

НЕ, выходтретьего элемента НЕ подключен

- к второму входу элемента И-НЕ, выход которого подключен к входам готовности блока прямого доступа к памяти и процессора, вход выбора процессорного блока подключен к первым входам первого, второго и, третьего элементов И, первый и второй входы выбора режима процессорного блока подключены соответственно к вторым входам первого и второго элементов И, вход запроса процессорного блока подключен к второму входу третьего элемента И, выход которого подключен к тактовому входу второго триггера и входам обнуления второго и третьего триггеров, выход четвертого элемента ИЛИ-HE является выходом готовности периферийного процессорного блока, выходы первого и второго элементов И под. ключены соответственно к первому и второму входам запросов прерывания процессора, кроме того, в центральный процессорный блок введены элемент И-НЕ, три триггера, четыре элемента НЕ, четыре элемента ИЛИ-НЕ, дешифратор, регистр и элемент 2И-ИЛИ-НЕ, причем в центральном процессорном блоке выходы "Запись вводавывода" и "Чтение" ввода-вывода" процессора подключены соответственно к входам-выходам "Запись авода-вывода и

"Чтение ввода-вывода" блока прямого доступа к памяти и к первым входам соответственно первого и второго элементов

ИЛИ-НЕ, вход подтверждения захвата блока прямого доступа к памяти подключен к выходу подтверждения захвата процессора, выход подтвержения доступа блока прямого доступа к памяти подключен к вторым

30

35 ходу выбора процессорного блока, (и+1)-й

45

50 2И-ИЛИ-НЕ, подключен к тактовому входу первого триггера и к входам обнуления второго и третьего триггеров.

1 0

15 входам первого и второго элементов ИЛИНЕ и входу первого элемента НЕ, выход которого подключен к первому входу элемента И вЂ” НЕ, выход первого элемента ИЛИ—

HE подключен к первому входу третьего элемента ИЛИ-HE и первому входу четвертого элемента ИЛИ вЂ” НЕ, выход второго элемента ИЛИ-НЕ подключен к второму входу третьего элемента ИЛИ-НЕ, входу второго элемента НЕ и входу направления передачи магистрального усилителя, выход третьего элемента ИЛИ вЂ” НЕ подключен к тактовому входу первого триггера и входу выбора магистрального усилителя, выход второго элемента HE подключен к тактовому входу второго триггера, выход второго триггера подключен к второму входу четвертого элемента ИЛИ вЂ” НЕ, инверсный выход первого триггера Подключен к входу обнуления третьего триггера, выход которого подключен к входу запроса блока прямого доступа к памяти и входу третьего элемента Н Е,,выход третьего элемента НЕ подключен к второму входу элемента И вЂ” НЕ, выход которого подключен к входам готовности блока прямого доступа к памяти и процессора, выход

"Запись ввода-вывода" процессора подключен к первому информационному входу дешифратора, выход четвертого элемента

ИЛИ вЂ” НЕ, подключен к входу четвертого элемента НЕ. выхбд которого подключен к выходу запроса процессорного блока, i-й вход элемента 2И вЂ” ИЛИ-НЕ (где l = 1...п) подключен к 1-му выходу регистра и 1-му вывход элемента 2И вЂ” ИЛИ вЂ” НЕ подключен к входу готовности процессорного блока, адресный выход процессора подключен к второму информационному входу дешифратора, управляющий вход которого подключен к выходу "Разрешение адреса" блока прямого доступа к памяти, (n+1j-й и (n+2)-й выходы регистра подключены соответственно к первому и второму выходам режима процессорного. блока, выход дешифратора подключен к входу записи регистра, информационный вход которого поразрядно подключен к информационному входу-выходу процессора, выход элемента

1820392

Фиг. 3.

1820392

5! 5! 5! 5! 5З 54 5!

51 э- 5!

CL1(RDY 1! S1 5З 54 51 52 5!

Si 52

S3 S4

2 S

S2 51 S 1 .ъ

Фе . 4.

4иг. 5.

Редактор С, Кулакова

Заказ 2031 Тираж - Подписное

В НИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж 35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

DRQ 1

EAAK 1

DRQ 2l

БАК 2i

gDY 2!

TM 2f

DRQ 2!

ИИК 2!

RDY 2!

TGV,2f

DRQ 1

DAM 1

RDY I

OR 1

51 52 5! S! S! 5! Sf . 3 54 51 52 Sf 5! Sf 53 54.э2 .ъ! 52 S1 .э2 53 .о4 i 52. .э! 5! Sl .ъЗ S4 Si 52 .ъ

c- c 4 с» л г» г!

Составитель T. Смирнова

Техред М.Моргентал Корректор С. Юско