Устройство формирования адреса памяти

Устройство формирования адреса памяти

Иллюстрации

Показать все

Реферат

 

Предлагаемое изобретение относится к вычислительной технике, в частности к устройствам формирования адреса памяти, и может быть использовано в каналах ЭВМ для формирования адреса информации. Сущность изобретения заключается в том, что благодаря включению в устройство регистра размера массива и второго дешифратора появляется возможность независимого управления количеством и размером массивов, участвующих в выполнении процедур слияния или расслоения массивов. Это позволяет уменьшить время решения задач, требующих выполнения указанных процедур, и тем самым повысить реальную производительность ЭВМ, в состав которой входит данное устройство. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s1)s G 06 F 12/04

1 ОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГOCIlATEHT СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4951095/24 (22) 28,06.91 (46) 15.07.93. Бюл,¹ 26 (71) Научно-исследовательскими институт вычислительных комплексов (72) С,M,Áàéêîâ, В,А.Кислинский и И.В,Коробко (56) Авторское свидетельство СССР

N 1577568, кл. G 06 F 12/04, 1989.

Авторское свидетельство СССР

N 1716525, кл. G 06 F 12/04. 1991. (54) УСТРОЙСТВО ФОРМИРОВАНИЯ АД. РЕСА ПАМЯТИ (57) Предлагаемое изобретение относится к вычислительной технике, в частности к устИзобретение относится к цифровой вычислительной технике, в частности к устройствам формирования адреса памяти 3ВМ, и может быть использовано в каналах ЭВМ для формирования оБращения к памяти.

Цель изобретения — расширение функциональных возможностей устройства за счет возможности расслоения принимаемого массива информации и слияния выдаваемых массивов информации при возможности независимого изменения количества и размера массивов информации.

На чертеже приведена функциональная схема устройства.

Устройство содержит и-разрядный коммутатор 1 адреса (I!A), n-разрядный регистр

2 адреса (PA), и одноразрядных сумматоров

® из которых m старших сумматоров 3 составляюг первую группу, а (n - m) сумматоров 4 составляют вторую группу, регистр 5 модификации адреса (РМ), первый дешиф„„. Ж«1827674 А1 ройствам формирования адреса памяти, и может быть использовано в каналах ЭВМ для формирования адреса информации.

Сущность изобретения заключается в том, что благодаря включению в устройство регистра размера массива и второго дешифратора появляется воэможность независимого управления количеством и размером массивов, участвующих в выполнении процедур слияния или расслоения массивов. Это позволяет уменьшить время решения задач, требующих выполнения указанных процедур, и тем самым повысить реальную производительность ЭВМ, в состав которой входит данное устройство. 1 ил. (Л ратор 6 (ДШ1), триггер 7 режима (ТР), регистр 8 размера массива (PP), второй дешифратор 9 (ДШ2), (m - 1) элементов И 10 и коммутатор 11 переносов (КП).

Информационные входы устройства соединены с информационными входами регистров 5, 7 и первыми информационными входами коммутатора 1, выходы которога соединены с информационными входами регистра 2, выходы которого соединены с выходами 13 устройства и с первыми входами сумматоров 3, 4, выходь. сумм которых соединены с вторыми информационными входами коммутатора 1. Синхровход 14 устройства соединен с синхровходами регис1ров 2, 5, 8. C первого по шестой управляющие входы 15 устройства соединены с управлшащими входами коммутатора

1, регистра 2; регистра 5, входом установки в нуль триггера 7,,входом установки в единицу триггера 7, управляющим входом реги3

1827674

- стра 8 соответственно. Выходы регистра 5 соединены с информационными входами дешифратора 6, выходы которого соединены со вторыми входами сумматоров 3. Прямой выход триггера 7 соединен с входами блокировки дешифраторов 6, 9 и коммутатора 11, Выходы регистра 8 соединены с уп равляк щими входами коммутатора 11 и информационными входами де шифратора

9, выходы которого соединены с первыми 10 входами элементов И 10, вторые входы которых соединены с выходами переносов следующих по номеру сумматоров 3 и следующими по номеру информационными входами коммутатора 11, выход которого соединен с третьим входом младшего из сумматоров 4. Выхоц переноса старшего из сумматоров 3 соединен с первым информационным входом коммутатора 11. Выходы элементов И 10 соединены с третьими вхо- 20 дами соответствующих по номеру сумматоров 3. Выходы переносов сумматоров 4 соединены с третьими входами предыдущих по номеру сумматоров. Второй вход младшего из сумматоров 4 соединен с инверс- 25 ным выходом триггера 7, вторые входы остальных сумматоров 4 соединены с шиной логического нуля.

Реализация предлагаемого устройства возможна с помощью стандартных элемен- 30 тов вычислительной техники.

Устройство работает следующим обра зом.

Перед началом работы с помощью управляющих сигналов, поступающих на вхо- 35 ды 15 устройства и синхросигнала, поступающего на вход 14 устройства, во все регистры загружается информация, постулающая на входы 12 устройства. После этого HB выходах 13 устройства выставляется 40 начальный адрес памяти и устройство ожидает сигналов его модификации.

Если триггер 7 находится в состоянии

"0", то сигнал, соответствующий уровню логической единицы, с инверсного плеча триг- 45 гера поступает на второй вход младшего разряда сумматора. На выходах сумматора формируется очередной адрес, увеличенный на единицу по сравнению с начальным.

Поскольку загрузка закончена, то коммута- 50 тор 1 настроен на работу по вторым входам и пропускает очередной адрес на входы регистра 2. При обслуживании запроса абонента на обмен информацией выполняется обращение к памяти по адресу, установлен- 55 ному на выходах 13 устройства, и одновременно на один такт по второму входу из группы управляющих входов 15 на управляющий вход регистра 2 поступает сигнал разрешения приема. По ближайшему синхроимпульсу очередной адрес принима-. ется в регистр 2, с выходов которого поступает на выходы 13 устройства и на входы сумматоров 3, 4 для очередной модификации. При обслуживании очередного запроса абонента процесс повторяется, Дешифраторы 6, 9 и коммутатор 11 заблокированы выходным сигналом триггера 7 и не участвуют в работе.

Если триггер 7 установлен в единицу, то на второй вход младшего разряда сумматора поступает сигнал, соответствующий уровню логического нуля. Однако разблокируются дешифраторы 6, 9 и коммутатор 11.

Вследствие этого модифицироваться может только старшая часть адреса (разряды от 1 до m), а младшая его часть остается неизменной до тех пор, пока не выработается перенос, на который настроен коммутатор

11. Обьем памяти, участвующий в процедуре, определяется значением кода в регистре

РР. Значение кода в регистре PM определяет размер массива, Разность значений кодов в регистрах PP u PM определяет количество массивов. Значение кода в разрядах регистра РА, не участвующих в модификации, определяет расположение указанных массивов в памяти, В такте работы, следующем за тактом, в котором выра-. батывается перенос, на который настроен. коммутатор 11, код в разрядах старшей части, участвующих в модификации адреса, станет равным нулю, а код младшей части увеличится на единицу. Код в разрядах старшей части, не участвующих в модификации адреса, остается неизменным в течение всей процедуры. В следующих тактах работы вновь будет модифицироваться только старшая часть адреса, а младшая будет оставаться неизменной до тех пор, пока вновь не выработается перенос, определяемый кодом в регистре PP. Таким образом, в процессе обмена с абонентом принимаемый от него массив информации будет расслаиваться по нескольким массивам, размер которых определяется кодом, хранящимся в регистре 5, а количество — разностью кодов, хранящихся в регистрах 8 и 5. При выдаче информации абоненту будет происходить слияние хранящихся в памяти массивов информации.

Формула изобретения

Устройство формирования адреса памяти, содержащее коммутатор адреса, регистр адреса, и сумматоров, регистр модификации адреса, дешифратор и триггер режима, причем информационный вход устройства соединен с информационным входом регистра модификации и первым информационным входом коммутатора адреса, выход

1827674 которого соединен с информационным входом регистра адреса, выходы которого поразрядно соединены с выходами устройства и входами первых слагаемых всех сумматоров, выходы сумм которых соединены с разрядами второго информационного входа коммутатора адреса, синхровход устройства соединен с синхровходами. регистра адреса и регистра модификации адреса, вход настройки. вход разрешения приема, вход модификации адреса, вход установки в "0", вход установки в

"1" устройства соединены соответственно с управляющим входом коммутатора адреса, входом режима регистра адреса, входом режима регистра модификации, входом установки в "О" триггера режима и входом установки в "1" зтога триггера соответственно, выход регистра модификации адреса соединен с информационным входом дешифратора, выход i-го разряда которого соединен с входом второго слагаемого i-го (где

i 1,....m) сумматора, выход переноса а-го (где а = m + 1,...,n) сумматора соединен с входом переноса (а - 1)-ro сумматора, о т л ич а ю щ е еся тем,,что, с целью расширения функциональных возможностей устройства путем расслоения принимаемого массива информации и слияния выдаваемых массивов информации при возможности независимого изменения количества и размера массивов информации, в него введены регистр размера массива, второй дешифратор, группа элементов И и m-входовый коммутатор переносов, причем информационные входы устройства соеди5 нены с информационными входами регистра размера массива, выход которого соединен с управляющим входом коммута-. тора переносов и информационным входом второго дешифратора, выход которого сое10 динен с первыми входами элементов И группы, второй вход Ь-го (где Ь = 1,...,m-1) элемента И группы соединен с выходом переноса (Ь+ 1)-го сумматора и (Ь+ 1)-м разрядом информационного входа коммутатора

15 переносов, выход которого соединен с входом переноса и-го сумматора, вход второго слагаемого которого соединен с инверсным выходом триггера режима, вторые входы с

m + 1 по n - 1 сумматоров соединены с

20 входом логического нуля устройства, выход переноса первого сумматора соединен с входом первого разряда коммутатора переносов, выходы 1-х элементов И группы соединены соответственно с входами пе25 реноса i-õ сумматоров, синхровход устройства соединен с синхровходом регистра размера,-вход режима которого соединен с входом размера массива устройства, прямой выход триггера режима соединен

30 с входами блокировки первого и второго дешифраторов и коммутатора переносов.

1827674

Составитель И.Коробко

Техред M. Моргентал Корректор. Н, Кешеля

Редактор

Производственно-издательский комбинат "Патент", r. Ужгород, ул, Гагарина, 101

Заказ 2359 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5