Устройство для обмена данными между оперативной памятью и периферийными устройствами

Устройство для обмена данными между оперативной памятью и периферийными устройствами

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к устройствам обмена данными, Оно может быть использовано в качестве общего буфера данных для группы каналов ввода-вывода ЭВМ. Цель изобретения - расширение области применения , упрощение структуры устройства, уменьшение затрат оборудования при организации общего буфера данных для группы каналов ввода-вывода. Цель достигается тем, что в устройство для обмена данными между оперативной памятью и периферийными устройствами, использующее как двухпортовые полупроводниковые блоки памяти (БП), так и регистры с двунаправленными входами/выходами, введены регистровые буферы, блок формирования циклов обслуживания, регистровый файл (РФ), блок модификации порта РФ, блок адресации порта В БП, блок управления порта В БП, блок модификации порта А РФ, блок управления порта А БП, блок управления порта А РФ, блок связи с ОП. 11 з.п. ф-лы, 15 ил. fe

COIO3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s G 06 F 13/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

QQ Э

О ,(АЭ

00 (21) 4882754/24 (22) 19.11.90 (46) 23.07.93, Бюл. ¹ 27 (71) Научно-исследовательский институт электронных вычислительных машин (72) А.Г.Рымарчук и Л.В.Чеховских (56) Авторское свидетельство СССР № 1295404, кл, G 06 F 13/00, 1984.

ЭВМ ЕС вЂ” 1046, Кучукян А.Т. и др, — М.:

РиС, 1987. (54) УСТРОЙСТВО ДЛЯ ОБМЕНА ДАННЫМИ МЕЖДУ ОПЕРАТИВНОЙ ПАМЯТЬЮ И

ПЕРИФЕРИЙНЫМИ УСТРОЙСТВАМИ (57) Изобретение относится к вычислител ьной технике, в частности к устройствам обмена данными, Оно может быть использовано в качестве общего буфера данных для группы каналов ввода-вывода ЭВМ, Цель

Изобретение относится к области вычислительной техники, в частности, к устройствам обмена данными. Оно может быть использовано в качестве буфера данных для каналов ввода-вывода ЭВМ.

Цель изобретения — расширение области применения, упрощение структуры устройства, уменьшение затрат оборудования для организации общего буфера данных для группы каналов ввода-вывода.

Сущность изобретения заключается в том, что для расширения области применения, упрощения структуры, уменьшения затрат оборудования структура устройства для обмена данными между оперативной памятью и периферийными устройствами основана на использовании регистров с дву,... Ж 1829038 А1 изобретения — расширение области применения, упрощение структуры устройства, уменьшение затрат оборудования при организации общего буфера данных для группы каналов ввода-вывода. Цель достигается тем, что в устройство для обмена данными между оперативной памятью и периферийными устройствами, использующее как двухпортовые полупроводниковые блоки памяти (БП), так и регистры с двунаправленными входами/выходами, введены регистровые буферы, блок формирования циклов обслуживания, регистровый файл (РФ), блок модификации порта РФ, блок адресации порта B БП, блок управления порта В БП, блок модификации порта А РФ, блок управления по та А БП блок и авл ния и р у р е орта

А РФ, блок связи с ОП. 11 з.п. ф-лы, 15 ил. направленными входами-выходами и двухвходовых полупроводниковых памятей с двунаправленными входами-выходами.

Эта структура позволила соединить двунаправленными магистралями блоки хранения данных, управляющей информации соответственно с канальными регистровыми блоками накопления данных и блоками модификации управляющей информации и управления.

В режиме разделения времени на бесприоритетной основе проводится использование общего оборудования хранения данных, управляющей информации, модификации, управления при работе полупроводниковых памятей по порту В с регистровыми буферами данных каналов.

1829038

Работа по порту А полупроводниковых памятей в режиме передачи данных производится на приоритетной основе для тех каналов, которые накопили в общем буфере данные, необходимые для обмена с оперативной памятью, При реализации такого устройства были разработаны регистровые буферы, блок формирования циклов обслуживания, регистровый файл (РФ), блок модификации порта В РФ, блок адресации порта В БП, блок управления порта В БП, блок модификации порта А РФ, блок управления А БП, блок управления порта А РФ, блок связи с ОП.

На фи .1 представлена блок-схема устройства д„я обмена данными между оперативной памятью и периферийными устройствами; на фиг.2 — блок памяти; на фиг.3 —; на фиг.4 — блок формирования циклов обслуживания; на фиг.5 — регистровый файл; на фиг.6 — блок модификации порта В РФ; на фиг.7 — блок адресации порта В БП; на фиг.8 — блок управления порта В БП, на фиг.9 — блок модификации порта А РФ; на фиг.10 — блок управления порта АБП: на фиг.11 — блок управления порта А РФ; на фиг,12 — блок связи с ОП; на фиг,13 — временная диаграмма обмена данными между регистровыми буферами и портом В блока памяти, на фиг.14 — временная диаграмма обмена данными между ОП и портом А блока памяти; на фиг.15 — распределение и адресация зон блока памяти и регистрового файла между каналами.

Устройство для обмена данными содержит блок 1 памяти, четыре регистровых буфера 2, блок 3 формирования циклов обслуживания, регистровый файл 4, блок 5 модификации порта В РФ, блок 6 адресации порта В БП, блок 7 управления порта В БП, блок 8 модификации порта А РФ, блок 9 управления порта А БП, блок 10 управления порта А РФ, блок 11 связи с ОП, группу выходов 12 запросов обращения к ОП, группу входов 13 номера канала, вход 14 начала связи с ОП, группу входов 15 константы модификации порта А, группу входов 16 синхроимпульсов, входы-выходы 17 устройства для подключения периферийных устройств, четыре группы входов 18 управления обменом с ПФУ, четыре группы выходов 19 управления обменом с ПФУ, внешнюю двунаправленную магистраль 20 устройства, двунаправленную магистраль 21 порта В

РФ, внешнюю двунаправленную системную магистраль 22, внутреннюю двунаправленную буферную магистраль 23, четыре группы выходов 24 четырех регистровых буферов, группу выходов 25 блока формирова5

55 ния циклов обслуживания, группу выходов

26 адресации порта В БП, выход 27 старшего разряда дешифратора номера байта порта В БП, группу выходов 28 управления портом В БП, выход 29 равенства нулю константы передачи данных, группу выходов 30 управления портом А БП, группу выходов 31 управления портом А РФ, выход 32 модификации счетчика байтов, группу выходов 33 управления связью с ОП.

Группа выходов 12 запросов обращения и ОП соединена с выходом блока 5 модификации порта В РФ. Группа входов 13 номера канала соединена с первыми входами регистрового файла 4, блока 9 управления порта

А БП и блока 10 управления порта А РФ.

Вход 14 начала связи с ОП соединен с первым входом блока 11 связи с ОП. Группа входов 15 константы модификации порта А соединена с первым входом блока 8 модификации порта А РФ. Группа входов 16 синхроимпульсов соединена с первыми входами четырех регистровых буферов 2, блока 3 формирования циклов обслуживания, блока 5 модификации порта В РФ, блока 7 управления порта В БП, со вторым входом блока 8 модификации порта А РФ, с третьим входом блока 9 управления порта А

БП, со вторыми входами блока 10 управления порта А РФ и блока 11 связи с ОП, Первые входы-выходы данных четырех регистровых буферов 2 соединены соответственно со входами-выходами 17 устройства для подключения периферийных устройств.

Четыре группы входов 18 управления обменом с ПФУ соединены со вторыми входами соответствующих регистровых буферов 2, Четыре группы выходов 19 управления обменом с ПФУ соединены с выходами управления обменом соответствующих регистровых буферов 2.

Внешняя двунаправленая магистраль

20 устройства соединена со входами-выходами данных регистрового файла 4, со входами-выходами блока 8 модификации порта

А РФ и со вторым входом блока 9 управления порта А БП.

Двунаправленная магистраль 21 порта

В РФ регистрового файла 4 соединена со входами-выходами данных блока 5 модификации порта В РФ, с первым входом блока

6 адресации порта В БП и со вторым входом блока 7 управления порта В БП.

Внешняя двунаправленная системная магистраль 22 соединена со входами-выходами данных порта А блока 1 памяти.

Внутренняя двунаправленная буферная магистраль 23 соединена со входамивыходами данных порта В блока 1 памяти и

1829038 со вторыми входами-выходами четырех регистровых буферов 2.

Группы выходов 24 четырех регистровых буферов 2 соединены соответственно со вторым, третьим, четвертым и пятым входами блока 3 формирования циклов обслуживания, с третьим, четвертым, пятым и шестым входами блока 5 модификации порта В РФ и с пятым, шестым, седьмым и восьмым входами блока 9 управления порта А БП.

Группа выходов 25 блока формирования циклов обслуживания соединена с третьими входами четырех регистровых буферов 2, регистрового файла 4, со вторым входом блока 5 модификации порта В РФ, с третьими входами блока 6 адресации порта

В БП, блока 7 управления порта В БП, с шестым входом блока 8 модификации порта

А РФ, с четвертым входом блока 10 управления порта А РФ и с пятым входом блока

11 связи с ОП.

Группа выходов 26 адресации порта В

БП соединена с третьим входом блока 1 памяти.

Выход 27 старшего разряда дешифратора номера байта порта В БП соединен со вторым входом блока 6 адресации порта В

БП, Группа выходов 28 управления портом

В БП соединена со вторым входом блока 1 памяти.

Выход 29 равенства нулю константы передачи данных соединен с третьим входом блока 11 связи с ОП. Группа выходов 30 управления портом А БП соединена с первым входом блока 1 памяти и с третьим входом блока 8 модификации порта А РФ, Группа выходов 31 управления портом А РФ соединена со вторым входом регистрового файла 4 и с четвертым входом блока 11 связи с ОП.

Выход 32 модификации счетчика байтов соединен с пятым входом блока 8 модификации порта А РФ. Группа выходов 33 управления связью с ОП соединена с четвертыми входами блока 8 модификации порта А

РФ, блока 9 управления порта А БП и с третьим входом блока 10 управления порта А РФ.

Блок 1 памяти (фиг.2) предназначен для временного хранения байтов данных четырех каналов, поступающих в него по внешней двунаправленной системной магистрали 22 или по внешней двунаправленой буферной магитсрали 23. Он содержит восемь узлов 34 двухпортовой двухадресной памяти, которая реализована на микросхеме К1800РП6 (зарубежный аналог НС10806).

Внутренняя двунаправленная буферная магистраль 23 соединена со входамивыходами данных портов В узлов 34.

Внешняя двунаправленная системная магистраль 22 соединена со входами-выходами данных портов А узлов 34.

Первые, вторые, третьи и четвертые входы восьми узлов 34 соединены соответственно с линиями 5, 1, 2, 3 входа 30 блока.

Пятый вход первого узла 34 соединен с линиями 1, 3, 4 входа 26 блока, а пятые входы узлов 34 со второго по восьмой соединены с линиями 2, 3, 4 входа 26 блока, Шестые входы восьми узлов 34 соединены соответственно с линиями 17 — 24 входа

28 блока. Седьмые входы восьми узлов 34 соединены соответственно с линиями 9 — 16 входа 28 блока, а восьмые входы восьми узлов 34 соединены соответственно с линиями 1 — 8 входа 28 блока.

Регистровый буфер 2 (фиг.3) предназначен для промежуточного хранения данных при обмене данными между периферийными устройствами и блоком 1 памяти.

Он содержит первый 57 и второй 58 регистры, первый 55 и второй 56 триггеры фиксирования информации, первый-шестой

41 — 46, седьмой, восьмой 37, 38, девятый 40, десятый 35, одиннадцатый 39 и двенадцатый 36 элементы И, первый-третий 47-49, четвертый 51, пятый 50, шестой-восьмой 52—

54 элементы ИЛИ, узел сложения по модулю два 59 и элемент 60 И-ИЛИ.

Линии 1, 2 первого входа-выхода 17 буфера соединены соответственно с первыми входами-выходами первого 57 и второго 58 регистров, вторые входы-выходы которых соединены со вторым входом-выходом 23 буфера.

Линия 68 третьего 25 входа блока соединена со вторым входом десятого 35 и и рямым входом двенадцатого 36 элементов И, а линия 72 соединена с инверсным входом двенадцатого 36 элемента И.

Линия 131 первого 16 входа блока соединена с третьими входами восьмого 38, девятого 40, второго 42 и четвертого 44 элементов И, а линия 134 соединена с третьими входами седьмого 37, одиннадцатого 39, первого 41 и третьего 43 элементов И, Линии 1 и 2 второго 18 входа блока соединены с первыми входами соответственно второго 42 и четвертого 44 элементов

И, а линия 3 соединена с первыми входами восьмого 38 и девятого 40 элементов И, с инверсными входами десятого 35, второго

42 и четвертого 44 элементов И, с первыми входами седьмого 37, первого 41, третьего

43, пятого 45 и шестого 46 элементов И, с инверсным входом одиннадцатого 39 элемента И, с первым и вторым инверсными и с первым и вторым прямыми входами эле1829038 мента 60 И-ИЛИ, с первыми входами регистров 57, 58 и с линией 1 выхода 24 блока.

Линия 4 второго 18 входа блока соединена со вторыми входами восьмого 38 и пятого 45 элементов И, а линия 5 соединена со вторыми входами и девятого 40 и шестого

46 элементов И.

Выход десятого 35 элемента И соединен с первыми входами седьмого 53 и восьмого 54 элементов ИЛИ, а выход двенадцатого 36 элемента И соединен со вторыми входами седьмого 37, первого 41, и третьего 43 элементов И и с первым входом одиннадцатого 39 элемента И.

Выход седьмого 37 элемента И соединен со вт,.ыми входами третьего 49 и четвертого 51 элементов ИЛИ, а выход одиннадцатого 39 элемента И соединен со вторыми входами пятого 50 и шестого 52 элементов ИЛИ.

Выходы восьмого 38 и девятого 40 элементов И соединены соответственно с первыми входами пятого 50 и шестого 52 элементов ИЛИ.

Выходы первого 41 и третьего 43 элементов И соединены соответственно с первыми входами первого 47 и второго 48 элементов ИЛИ.

Выход второго 42 элемента И соединен со вторым входом первого 47 и с первым входом третьего 49 элементов ИЛИ, а выход четвертого 44 элемента И соединен со вторым Bx0+oM второго 48 H c первым входом четвертого 51 элементов ИЛИ, Выходы пятого 45 и шестого 46 элементов И соединены соответственно со вторыми входами седьмого 53 и восьмого 54 элементов ИЛИ, выходы которых соединены соответственно с инверсными входами первого 57 и второго 58 регистров.

Выходы первого 47 и второго 48 элементов ИЛИ соединены соответственно со вторыми входами первого 57 и второго 58 регистров, Выходы третьего 49 и пятого 50 элементов ИЛИ соединены соответственно с первым и вторым входами первого 55 триггера, а выходы четвертого 51 и шестого 52 элементов ИЛИ соединены соответственно с первым и вторым входами второго 56 тригггера.

Выход первого 55 триггера соединен с первым входом узла 59 сложения по модулю два, с инверсным входом первого 41 элемента И, с третьим прямым и третьим инверсным входами элемента 60 И-ИЛИ и с линией 1 выхода 19 управления обменом блока, Выход второго 56 триггера соединен со вторым входом узла 59 сложения по модулю

55 два, с инверсным входом третьего 43 элемента И, с четвертым прямым и четвертым инверсным входами элемента 60 И-ИЛИ и с линией 2 выхода 19 блока.

Первый и второй инверсный выходы узла 59 сложения по модулю два соединены соответственно с линиями 2, 3, а выход элемента 60 И-ИЛИ и с линией 4 группы 24 выходов блока, Блок 3 формирования циклов обслуживания (фиг.4) предназначен для выработки циклов поочередного обслуживания четырех каналов при обмене данными между регистровыми буферами 2 и блоком 1 памяти, а также для адресации зон четырех каналов блока 1 памяти и регистрового файла 4, Он содержит счетчик 61, первый 62, второй 63 элементы И, элемент 64 НЕ, дешифратор 65, первый 66 и второй 67 мультиплексоры, Линия 131 первого 16 входа блока соединена со входом счетчика 61 и со вторым входом второго 63 элемента И, а линия 132 соединена со вторым входом первого 62 элемента И.

Линия 4 второго 24, третьего 24, четвертого 24 и пятого 24 входов блока соединены соответственно с первым, вторым, третьим и четвертым входами первого 66 мультиплексора, а линии 1 соединены соответственно с первым, вторым, третьим и четвертым входами второго 67 мультиплексора, Выход первого 66 мультиплексора соединен с третьим входом первого 62 элемента И и с линией 4 выхода 25 блока, а выход второго 67 мультиплексора соединен с линией 5 выхода 25 блока.

Первый выход счетчика 61 соединен с первым входом первого 62 и инверсным входом второго 63 элементов И, со входом элемента 64 НЕ и с линией 72 выхода 25 блока, Второй выход счетчика 61 соединен с первым входом дешифратора 65 и с первыми адресными входами первого 66, второго

67 мультиплексоров и с линией 73 выхода 25 блока, Третий выход счетчика 61 соединен со вторым входом дешифратора 65, со вторыми адресными входами первого 66 и второгс

67 мультиплексоров и с линией 74 выхода 25 блока.

Выходы первого 62 и второго 63 элементов И соединены соответственно с линиями

1, 2, а выход элемента 64 НЕ с линией 3 выхода 25 блока, Первый, второй, третий и четвертый выходы дешифратора 65 соединены соответст1829038

10 венно с линиями 68, 69, 70, 71 выхода 25 блока.

Регистровый файл 4 (фиг,5) предназначен для хранения индивидуальной управляющей информации для обмена данными с

ОП для четырех каналов.

Он содержит четыре узла 34 двухпортовой двухадресной памяти, которая реализована на микросхеме К1800РП6.

Входы-выходы данных портов А первого, второго и третьего узлов 34 подключены к внешней двухнаправленной магистрали

20 устройства, Входы-выходы данных портов В второго, третьего и четвертого узлов 34 образуют двунаправленную магистраль 21 порта В

РФ.

Линии 1, 2, 3, второго 31 входа блока соединены соответственно с четвертыми, третьими и вторыми входами первого, второго и третьего узлов 34.

Линии 73, 74 третьего 25 входа блока соединены с пятыми входами второго, третьего и четвертого узлов 34, а линии 1, 2, 3 соединены соответственно с шестыми, седьмыми и восьмыми входами второго, третьего и четвертого узлов 34.

Блок 5 модификацфии порта В РФ (фиг.6) предназначен для размещения и модификации считываемой из регистрового файла 4 управляющей информации обслуживаемого канала при обмене данными между регистровым буфером 2 данного канала и блоком 1 памяти.

Он содержит мультиплексор 75, второе

76 и первое 77 арифметико-логические устройства (АЛУ), первый 84, второй 85, третий

78 и четвертый 80 элементы И, схему 79 сравнения, третий 81 регистр константы передачи данных (РКПДН), четвертый 82 регистр номера байта порта В (РНБПВ), пятый

83 регистр счетчика байтов (РСЧБ), первый

86 и второй 87 регистры запросов на обмен с ОП, Линия 133 первого 16 входа блока соединена с третьим входом третьего 78 элемента И.

Линия 4 второго 25 входа блока соединена с третьими входами первого 84, второго 85 и со вторым входом третьего 78 элементов И, а линия 5 соединена с управляющим входом первого 77 АЛУ, с инверсным входом первого 84 и с первым входом второго 85 элементов И, Линия 72 второго 25 входа блока соединена с . нверсн ыми входами третьего 78 элемента И, третьего 81, четвертого 82, пятого

83 регистров и со вторыми входами первого

84 и второго 85 элементов И, линии 73, 74 соединены с адресными входами мульти5

55 плексора 75, а линии 68, 69, 70, 71 соединены со входами данных первого 86 и второго

87 регистров.

Линии 2, 3 третьего 24, четвертого 24, пятого 24 и шестого 24 входов блока соединены соответственно с первым, вторым, третьим и четвертым входами данных мультиплексора 75, выход которого соединен с первыми входами первого 77 и второго 76

АЛУ.

Выходы первого 77 и второго 76 АЛУ соединены со входами данных соответственно пятого 83 и четвертого 82 регистров, синхровходы которых соединены с синхровходом третьего 81 регистра и с выходом третьего 78 элемента И. Выходы схемы 79 сравнения и четвертого 80 элемента И соединены соответственно с четвертыми входами первого 84 и второго 85 элементов И, выходы которых соединены с синхровходами соответственно первого 86 и второго 87 регистров, а выходы регистров соединены соответственно с линиями 1 и 2 выхода 12 блока, Линия 1 входов-выходов 21 блока соединена со входом и выходом данных третьего 81 регистра и со вторым входом схемы

79 сравнения, линия 2 соединена с выходом пятого 83 регистра, со вторым входом первого 77 АЛУ, с первым входом схемы 79 сравнения и с инверсным входом четвертого 80 элемента И, а линии 3, 4, 5, 6 соединены соответственно с первым, вторым, третьим и четвертым выходами четвертого

82 регистра и со вторым входом второго 76

АЛУ.

Блок 6 адресации порта В БП (фиг.7) предназначен для формирования адреса ячеек порта В блока 1 памяти.

Он содержит элемент 88 НЕ, элемент 90

И, первую 89 и вторую 91 схемы сложения по модулю два и мультиплексор 92.

Второй 27 вход блока соединен с адресным входом мультиплексора 92.

Линии 73, 74 третьего 25 входа блока являются соответственно линиями 3, 4 выхода 26 блока.

Линия 4 первого 21 входа блока соединена с первыми входами мультиплексора 92, элемента 90 И, первой 89 схемой сложения по модулю два и с линией 2 выхода 26 блока, Линия 5 соединена с первым входом мультиплексора

92, со вторыми входами первой 89 схемы сложения по модулю два и элемента 90 И и с линией 2 выхода 26 блока. Линия 6 соединена с первым входом мультиплексора 92, с первым входом второй 91 схемы сложения по модулю два и с линией 2 выхода 26 блока.

1829038

Выход элемента 90 И соединен со вторым входом второй 91 схемы сложения по модулю два.

Инверсный выход элемента 88 НЕ и выходы первой 89 и второй 91 схем сложения по модулю два являются соответственно линиями 1, 2, 3, которые соединены со вторым входом мультиплексора 92, выход которого соединен с линией 1 выхода 26 блока, Блок 7 управления порта В БП (фиг.8) предназначен для выработки управляющих сигналов режимами записи и чтения байтов данных для порта В блока 1 памяти, Он содержит дешифратор 93, третий

94, первый 95 и второй 97 элементы И, линейку 96. сьми элементов ИЛИ, первый 98, второй 99 и третий 100 селекторы.

Линия 132 первого 16 входа блока соединена с первыми входами первого 95 и второго 97 элементов И, Линия 4 третьего 25 входа блока соединена с первым входом третьего 94 и с третьим входом второго 97 элементов И, а линия

5 соединена со вторым входом третьего

94 и с инверсным входом второй 97 элементов И.

Линия 3 второго 21 входа соединена со входом дешифратора 93. Выходы 1 — 8 дешифратора 93 соединены соответственно с первыми входами линейки 96 восьми элементов ИЛИ, вторые входы которых соединены соответственно с выходами 2 — 8, 1 дешифратора 93.

Выход 8 дешифратора 93 соединен также с первым 27 выходом блока.

Выходы линейки 96 восьми элементов

ИЛИ соединены с первыми входами первого 98, второго 99 и третьего 100 селекторов, Выходы 1 — 8 первого 98 селектора, выходы 9 — 16 второго 99 селектора и выходы

17 — 24 третьего 100 селектора соединены со вторым 28 выходом блока.

Выходтретьего 94 элемента И соединен с управляющим входом первого 98 селектора и со вторым входом первого 95 элемента

И, выход которого соединен с управляющим входом второго 99 селектора, Управляющий вход третьего 100 селектора соединен с выходом второго 97 элемента И.

Блок 8 модификации порта А РФ (фиг,9) предназначен для размещения и модификации считываемой из регистрового файла 4 управляющей информации обслуживаемого канала при -обмене данными между ОП и блоком 1 памяти, Он содержит первое 101, второе 102, третье 103 АЛУ, элемент 104 И-ИЛИ, второй

105, первый 112, элементы И, первый 106, второй 107 мультиплексоры, элемент 108

ИЛИ, первый 109, второй 110, третий 111 регистры.

Линия 133 второго 16 входа блока соединена с первым и вторым входами элемента 104 И-ИЛИ. Линия 72 шестого 25 входа блока соединена с первым входом второго

105 элемента И. Первый 15 вход блока соединен со вторыми входами данных второго

102 и третьего 103 АЛУ, Линия 1 четвертого 33 входа блока соединена с четвертым входом элемента 104

2И-ИЛИ и вторым входом второго элемента

105 И, линия 2 соединена с инверсным и прямым входами управления соответственно второго 102 и третьего 103 АЛУ, линия 3 соединена с адресными входами первого

106 и второго 107 мультиплексоров, с третьим входом элемента 104 И-ИЛИ и со вторым входом элемента 108 ИЛИ, а линия 4 соединена с инверсным входом элемента 104

И-ИЛИ, Пятый 32 вход блока соединен с синхровходом первого 109 регистра, а линия 4 третьего 30 входа блока соединена с инверсным входом управления первого 101

АЛУ, Линии 1, 2 входа-выхода 20 блока соединены соответственно с первым и вторым выходами второго 110 регистра и с первыми входами первого 106 мультилексора и второго 102 АЛУ, Линия 3 входа-выхода 20 блока соединена с первыми входами второго

107 мультиплексора и третьего 103 АЛУ, со вторым входом первого 101 АЛУ, с выходом третьего 111 регистра и с инверсным входом первого 112 элемента И, а линия 4 соединена с выходом первого 109 регистра и с первым входом первого 101 АЛУ, выход которого соединен со входом данных первого 109 регистра. Выходы второго 102 и третьего 103 АЛУ соединены соответственно со вторыми входами первого 106 и второго 107 мультиплексоров, выходы которых соединены соответственно со входами данных второго 110 и третьего 111 регистров, синхровходы которых соединены с выходом элемента 104 И-ИЛ И, Инверсные входы первого 109, второго

110 и третьего 111 регистров соединены с выходом элемента 108 ИЛИ, первый вход которого соединен с выходом второго 105 элемента И.

Выход первого 112 элемента И соединен с выходом 29 блока.

Блок 9 управления порта А БП (фиг.10) предназначен для адресации ячеек по порту А блока 1 памяти и для выработки управляющих сигналов режимами записи, чтения обменных слов для порта А блока 1 памяти.

1829038

Он содержит первый 113, второй 114 и третий 115 элементы И и мультиплексор

116, Линия 132 третьего 16 входа блока соединена с третьими входами первого 113 и второго 114 элементов И, Линия 2 второго 20 входа блока соединена с линией 5 выхода 30 блока. Линии 1, 2 первого 13 входа блока соединены также с линией 5 выхода 30 блока. Линия 3 четвертого 33 входа блока соединена со вторыми входами первого 113, второго 114 и третьего

115 элементов И.

Линии 1 пятого 24, шестого 24, седьмого

24 и восьмого 24 входов блока соединены соответственно с первым, вторым, третьим и четвертым входами мультиплексора 116, выход которого соединен с первым входом первого 113 элемента И, с инверсными входами второго 114 и третьего 115 элементов

И и с линией 4 выхода 30 блока, Выходы первого 113, второго 114 и третьего 115 элементов И соединены соответственно с линиями 1, 2, 3 выхода 30 блока.

Блок 10 управления порта А РФ (фиг.11) предназначен для выработки управления сигналов режимами записи и чтения порта

А регистрового файла 4, .Он содержит мультиплексор 117, третий

118, первый 119, пятый 120, второй 121 и четвертый 123 элементы И и элемент 122

ИЛИ.

Линии 131, 132, 133 второго 16 входа блока соединены соответственно со вторым входом первого 119 и с третьими входами третьего 118 и четвертого 123 элементов И.

Линии 68 — 71 четвертого 25 входа блока соединены с первым входом мультиплексора 117, а линия 72 соединена с инверсными входами второго 121 и четвертого 123 элементов И и с первым входом третьего 118 элемента И.

Линии 1, 2 первого 13 входа блока соединены с адресным входом мультиплексора

117, а линия 3 соединена с первым входом элемента 122 ИЛИ.

Линия 1 третьего 33 входа блока соединена с первыми входами пятого 120 и второго 121 элементов И, Выход мультиплексора 117 соединен с инверсным входом пятого 120 элемента И, выход которого соединен со вторыми входами третьего 118 и четвертого 123 элементов И.

Выходы третьего 118 и первого 119 элементов И соединены соответственно со вторым входом элемента 122 ИЛИ и с линией 2 первого 31 выхода блока. Выход второго 121 элемента И соединены с первым входом

55 первого 119 элемента И и с линией 1 первого 31 выхода блока. Выход четвертого 123 элемента И соединен со вторым 32 выходом блока, а выход элемента 122 ИЛИ соединен с линией 3 первого 31 выхода блока, Блок 11 связи с ОП (фиг,12) предназначен для органиэации обмена данными между оперативной памятью и портом А блока 1 памяти, Он содержит первый 124 триггер связи с ОП (ГСОП), второй 125 триггер передачи данных (ТПДЧ), третий 126 триггер цикла порта А (ТЦПА), четвертый 127 триггер равенства нулю константы передачи данных (ТКПДНО), пятый 128 триггер блокировки (ТБЛ К), сигнал 129 начала связи с ОП, сигнал

130 начала передачи, синхроимпульсы СИ1, 131, СИ2 132, СИ4 134.

Линия 131 второго 16 входа блока соединена со вторыми входами установки и сброса второго 125 триггера, линия 132 соединена со вторым входом установки первого124 и с третьим входом установки и вторым входом сброса пятого 128 триггеров, а линия 134 соединена с синхровходом третьего 126 и с третьим входом установки и вторым входом сброса четвертого 127 триггеров, Линия 72 пятого 25 входа блока соединена со вторым входом данных третьего 126 триггера, Линии 129, 130 первого 14 входа блока соединены соответственно с первыми входами установки первого 124 и второго 125 триггеров.

Третий 29 вход блока соединен со вторым входом установки четвертого 127 триггра, а линия 3 четвертого 31 входа блока соединена со входом сброса первого 124 триггера.

Выход первого 124 триггера соединен с первым входом данных третьего 126 триггера, с инверсным входом сброса пятого 127 триггера и с линией 2 выхода 33 блока.

Выход второго 125 триггера соединен с первым входом установки четвертого 127 триггера и с линией 3 выхода 33 блока, а выход третьего 126 триггера соединен с первым установочным входом пятого 128 триггера и с линией 1 выхода 33 блока.

Выход четвертого 127 триггера соединен с первым входом сброса второго 125 триггера, с линией 4 выхода 33 блока, с инверсным установочным входом и первым входом сброса пятого 128 триггера, выход которого соединен с инверсным входом данных третьего 126 триггера.

Устройство для обмена данными (фиг,1) может применяться в каналах машин еди15

1829038 ной системы s качестве общего буфера данных для нескольких каналов.

В устройстве для обмена данными меж- ду ОП и несколькими каналами используется общий блок 1 памяти (БП 1), который разделен на зоны по количеству каналов и регистровые буферы 2 индивидуальные для каждого канала, В общем случае объем блока памяти, ширина формата обмена, величина блока обмена данными с ОП и количество каналов зависит от заданной пропускной способности для каждого канала. При использовании предлагаемого устройства в составе 3ВМ для единого взаимодействия с ОП и ЦП и устройств ширина формата обмена и величина блока обмена с ОП выбирается как правило одинаковыми равными, принятым в ЭВМ; величина зоны каждого канала— равной не менее двум, принятым в 3ВМ блоком обмена с ОП.

Для простоты изложения в предлагаемом устройстве ширина формата обмена с

ОП равна 8 байтам, максимальный блок обмена данными с ОП равен 4х8 байтов, количество каналов равно 4, величина зоны для каждого канала равна удвоенному блоку обмена, то есть 2х4х8 байтам, а объем блока 1 памяти равен четырем зонам по количеству каналов 4х2х4х8 = 32х8 байтов, Блок 1 памяти представляет собой двухадресную двухвходовую (двухпортовую) память емкостью 32х8 байтов, позволяющую вести одновременно обмен данными между

БП1 и ОП по порту А и между БП1 и регистровыми буферами 2 четырех каналов по порту В, БП1 содержит восемь узлов 34, Каждый узел представляет собой двухадресную двухпортовую память емкостью 32х1 байт, Двунаправленные шины данных портов

А восьми узлов 34 образуют восьмибайтовую внешнюю системную магистраль 22 для параллельной записи-чтения восьми байтов данных при обмене между ОП и БП1.

Двунаправленные шины портов В нечетных и четных узлов 34 соединены соответственно с регистрами 57 и 58 регистровых буферов 2 четырех каналов образуя внутреннюю двухбайтовую буферную магистраль 23 для записи-чтения двух байтов данных при обмене данными между БП 1 и регистровыми буферами 2.

Каналы, использующие для хранения данных общий блок 1 памяти, разделяют во времени также и общее оборудование порта

В для обслуживания обмена данными между регистровыми буферами 2 и портом В

БП1 и общее оборудование порта А для об5

55 служивания обмена между ОП и портом А

БП1.

К общему оборудованию порта В относятся блок 5 модификации порта B РФ, блок

6 адресации порта В БП и блок 7 управления порта В БП.

К общему оборудованию порта А относятся блок 8 модификации порта А РФ, блок

9 управления порта А БП, блок 10 управления порта А РФ.

Каждый из четырех каналов разделяет общее оборудование портов А и В при обмене данными, используя при зтом индивидуальную управляющую информацию, хранящуюся в регистровом файле 4 (РФ4).

Регистровый файл 4 также является двухадресной двухпортовой памятью емкостью 32х4 байта, разделенной на четыре зоны по количеству каналов, которая используется в качестве регистровой памяти для хранения управляющей информации каждого канала.

РФ4 содержит четыре узла 34, Двунаправленные шины данных портов

В второго, третьего и четвертого узлов 34

РФ4 образуют двунарпавленную магистраль 21 порта в РФ, к которой подключено общее оборудование порта В.

Двунаправленные шины данных портов

А первого, второго и третьего узлов 34 РФ4 образуют двунаправленную магистраль 20 порта А РФ, которая подключена к общему оборудованию порта Я и внешней двунаправленной магистрали 20 устройства.

В зоне каждого канала в регистровом файле 4 нулевая строка содержит следующую управляющую информацию для организации обмена данными, Первый байт содержит константу передачи данных (КПДН), указывающую количество байтов, которым необходимо обменяться с ОП данному ПФУ за один цикл связи, Второй байт хранит счетчик байтов данных(СЧБ), содержащихся в зоне БП1 данного канала.

Нулевой и третий байты хранят соответственно номер байта порта А (НБПА) и номер байта порта В (НБПВ) для адресации нужного байта в зоне по порту А БП1 при обмене данными с ОП и по порту В БП1 при обмене с регистровым буфером 2 данного канала.

Применение в качестве БП1 и РФ4 двухадресных двухпортовых памятей позволяет организовать одновременную работу блока

1 памяти по двум портам с разными форматами обмена и разными скоростями, обеспечивая параллельное обслуживание четырех каналов, 18

1829038

Рассмотрим работу устройства при обмене данными с ОП четырех каналов, Для управления обменом данными предварительно по порту А в РФ4 загружаются по магистрали 20 для четырех каналов исходные значения КПДН, НБПА, НБПВ, СЧБ.

Последовательно меняя информацию на магистрали 20 и номер канала на входе

13 устройства в РФ4 будет записана исходная управляющая информация для четырех каналов.

Исходное значение СЧБ всегда равно нулю. Значения НБПВ, НБПА могут быть не равны нулю, если данные предназначенные для обмена, расположены в ОП не по границе обменного слова, т.е, три младшие разряда адреса данных ОП не равны нулю.

B этом случае исходные значения НБПВ при вводе и НБПА при выводе будут равны трем младшим разрядам адреса данных ОП.

Максимальное значение КПДП равно 32 байтам.

Процесс обмена данными между ОП и каналами можно разделить на три независимые процесса: обмен данными между периферийными устройствами и регистровыми буферами 2, обмен данными между регистровыми буферами 2 и портом В БП1 и обмен данными портом А БП и ОП.

Обмен данными между периферийными устройствами и соответствующими регистровыми буферами 2 осуществляется параллельно, независимо друг от друга, Обмен данными между ПФУ и регистровым буфером 2 осуществляется следующим образом.

При выполнении операций ввода байты данных от ПФУ поступают по двунаправленной однобайтовой магистрали 17 в регистровый буфер 2, Максимальное количество байтов, которое может содержать регистровый буфер 2 равно двум.

Как только в регистровом буфере 2 будет содержаться один или два байта на линии 4 выхода 24 регистрового буфера 2 сформируется запрос на передачу этих байтов в БП1, который выдается в блок 3 формирования циклов обслуживания.

При выполнении операций вывода байты данных иэ регистрового буфера 2 поочередно выдаются в магистраль 17 в ответ на запросы от ПФУ, поступающие со входа 18 устройства.

Как только из регистрового буфера 2 будет выдан один или два байта данных в

ПФУ на линии 4 выхода 24 регистрового буфера 2 формируется запрос на прием новых байтов данных из БП1.

Обмен данными между регистровыми буферами 2 и БП1 осуществляется последовательно в режиме разделения времени, Порядок обслуживани