Устройство фазовой автоподстройки частоты

Устройство фазовой автоподстройки частоты

Иллюстрации

Показать все

Реферат

 

Использование: техника связи, устройства авторегулирования частоты и фазы сигналов . Сущность изобретения: устройство фазовой автоподстройки частоты содержит цифровой вычислитель 1 сигнала ошибки, цифроаналоговый преобразователь 2. управляемый генератор 3, первый 4 и второй 6 усилители частоты с переменным коэффициентом деления, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой D-триггеры 8-15, RS-триггеры 16. первый и второй счетчики 17 и 18, регистр сдвига 19, первый, второй, третий и четвертый элементы И 20-23, элемент НЕ 24, элемент неравнозначности 25, коммутатор 26, формирователь 27 управляющих сигналов, сумматор 28 и логический комбинационный блок 29. В устройстве достигается повышение точности синхронизации.1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю Н 03 (7/06

ГОСУДАРСТВЕННОЕ flATEHTHOE

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К .АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4866757/09 (22) 31,05.90 (46) 23,07.93. Бюл. М 27 (71) Центральный научно-исследовательский институт связи (72) Е.В.Зильберг и M.H.Êîëòóíîâ (56) Авторское свидетельство СССР

1Ф 1443173, кл. Н 03 L 7/00, 1988. (54) УСТРОЙСТВО ФАЗОВОЙ АВТОПОДСТРОЙКИ ЧАСТОТЫ (57) Использование: техника связи, устройства авторегулирования частоты и фазы сигналов. Сущность изобретения: устройство фазовой автоподстройки частоты содержит

Изобретение относится к технике связи и может быть использовано в устройствах авторегулирования частоты и фазы сигналов.

Цель изобретения заключается в уменьшении величины фазовой ошибки синхронизации и расширении полосы захвата за счет использования дихотомического принципа опроса взаимного положения значащих моментов входного и выходного сигналов.

На чертеже представлена блок-схема устройства.

Устройство фазовой автоподстройки частоты содержит соединенные последовательно цифровой вычислитель 1 (ЦВ) сигнала ошибки, цифроаналоговый преобразователь 2, управляемый генератор 3,первый делитель 4 частоты с переменным коэффициентом деления и релейный фазо.БЦ„„1829115 Al цифровой вычислитель 1 curHsna ошибки, цифроаналоговый преобразователь 2. управляемый гейератор 3, первый 4 и второй

6 усилители частоты с переменным коэффициентом деления, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой О-триггеры 8-15, RS-триггеры 16, первый и второй счетчики 17 и 18, регистр сдвига 19, первый, второй, третий и четвертый элементы И 20-23, элемент НЕ 24, элемент неравнозначности 25, коммутатор 26, формирователь 27 управляющих сигналов, сумматор 28 и логический комбинационный блок 29. В устройстве достигается повышение.точности синхронизации. 1 ил. вый детектор 5, а также второй делитель 6 частоты с переменным коэффициентом, вход которого является входом 7 устройства, а выход соединен с вторым входом релейного фазового детектора 5.

Устройство содержит также первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой О-триггеры 8, 9, 10, 11, 12, 13, 14, 15 (ОТр), RS-триггер 16 (RSTp), первый и второй счетчики 17 и 18 (СЧ), регистр сдвига 19 (РС). первый, второй, третий и четвертый элементы И 20, 21, 22 и 23, элемент НЕ 24, элемент неравнозначности

25, коммутатор 26, формирователь 27 управляющих сигналов (ФУС), сумматор 28 и логический комбинационный блок 29.

Тактовые входы первого и второго Ртриггеров 8 и 9 соединены с выходом второго делителя 6 частоты с переменным коэффициентом деления, тактовые входы третьего и четвертого.D-триггеров 10 и 11 соединены с выходом первого делителя 4 частоты с переменным коэффициентом деления (ДПКД), выходы первого и второго

Р-триггеров 8 и 9 соединены с входами установки частоты второго делителя 6 частоты с переменным коэффициентом деления.

Выходы третьего и четвертого D-триггеров

10 и 11 соединены с входами установки частоты первого делителя 4 с переменным коэффициентом деления, информационные входы первого и третьего D-триггеров 8 и 10 соединены с первым выходом кода деления формирователя 27 управляющих сигналов, а информационные входы второго и четвертОго 0-триггеров 9 и 11 с вторым выходом кода деления формирователя 27 управляющих сигналов. Выходы опережения и отставания релейного фазового детектора 5 соединены соответственно c S и R"Oxoäàìè

RS-триггера 16, выход. которого присоединен к информационному входу регистра сдвига 19, первому информационному входу коммутатора 26. первому входу третьего элемента И:22 и информационному седьмого D-триггера 14. Вход записи регистра 19 сдвига, тактовые входы первого и второго счетчиков 17 и 18, первые входы первого и четвертого элементов И 20 и 23 соединены с тактовым выходом релейного фазового детектора 5 (РФД), Информационные выходы первого и второго счетчиков 17 и 18 соединены соответственно с первым и вторым ин-. формационным входами формирователя 27 управляющих сигналов, входустановки первого счетчика 17 и вход разрешения счета второго счетчика 18 подключен к выходу управления счетчиками формирователя 27 управляющих сигналов. Вход сброса старшего разряда второго счетчика 18 и вход импульса добавки логического комбинационного блока 29 (ЛКБ) соединены с выходом второго алеман а И 2 1, а выход старшего разряда aToporo счетчика 18 соединен с управляющим входом коммутатора 26. Вход разрешения записи регистра 19 сдвига, вторые входы третьего и четвертого элементов И 22 и 23 и вход сброса шестого

0-триггера 13 соединены с выходом. разрешения записи формирователя 27 упрарляющих сигналов, Выход четвертого элемента И 23 соединен с тактовым. входом восьмого

D-триггера.15, инвертирующий выход которого соединен с вторым информационным входом коммутатора 26, а выход коммутатора 26 подключен к входу взаимного положения формирователя 27 управляющих сигналов, выход запрета которого соединен с входом элемента НЕ 24, инверсный выход запроса — с входом третьего элемента И 22, а выход опроса — с первым входом второго элемента И 21, Вход сброса пятого и тактовый вход шестого D-триггеров 12 и 13 соединены с выходом элемента НЕ 24, информационные входы пятого и шестого триггера 12 и 13 являются входом сигнала логической единицы, а их выходы соединены соответственно с вторыми входами второго и первого элементов И 21 и 20. Выход

"0 первого элемента И 20 соединен с тактовым входом седьмого D-триггера 14, выход которого присоединен к первому входу элемента

25 неравнозначности, к второму входу которого присоединен выход третьего элемента

"5 И 22, а к выходу — тактовый вход пятого

D-триггера 12, Первый вход сумматора 28 соединен с выходом логического комбинационного блока 29, его второй вход соединен с выходом регистра сдвига 19 (РСд), 20 старший разряд которого кроме этого соединен также с входом разрешения логического комбинационного блока 29 и . информационным входом восьмого D-триггера 15. Выход сумматора 28 соединен с

25 входом цифрового вычислителя 1 сигнала ошибки, тактовый вход которого соединен с выхОдом записи формирователя 27 сигналов управления.

Принцип работы устройства заключает30 ся в следующем.

Пусть номинальные значения частоты и периода сигнала U > на выходе равны соответственно f1 и Т1, а номинальные значения частоты и периода сигнала Uag>, йа выходе

35 равны соответственно f2 и Т2, Если временно считать f> и f2 целыми числами, соответственно равными значениям частот сигналов 4, и 0,цх., выраженным в некоторой системе единиц, то величина Я равная отноше40 нию наибольшего общего делителя чисел f> и f2 к их произведению и выраженная в соответствующих единицах времени, имеет смысл минимального интервала времени, до которого можно свести временное рас45 хождение между значащими моментами на входах импульсов РФД 5 путем выборов этих значащих моментов, т.е. исполь. зования ДПКД 4 и 6, Пусть Т1 М Я, а Т2=М2 Q тогда временное расхождение в на50 чапе и в конце интервала М1М2 О= М Т2=М2Т1, одинаково По смыслу величины

Ясуществуют числа Кц и Кц, такие что

К 3+1 К12 2 Й

Тогда существует и пара дополнительных коэффициентов К1, К 2 таких что

1829115 причем .К11 + K11 = Мг, К1г + К1г = M1. (4) Кг1 () = (2К11Н;)гпобМг

Кгг ) = (2К1г modM1. (5) (6) При этом;

Кг1 Т1 — Кгг Тг = 2 И

Кг1 T1 — K22 Тг = -2 Q (7) (8) Аналогично могут быть, получены пары пря ч 1х и дополнительных коэффициентов;

К11 и KIz ) со следующими свойствами:

К11 Т1- KI2+T - 2 И (9) (10) (11) (12) (13) (14) К11 Т1 К!г Т2» — 2 . Q

Ки +KI1 =Мг

К1г +Ки -Мг

Кп ) - (2K(I-1)у1 ))воб Мг

KI2 - (2 K(l-l)2 )modM1.

В связи с этими соотношениями может быть предложена следующая процедура измерения разности фаэ. В начале процесса измерения фиксируется знак временного расхождения между значащими моментами импульсов на входах РФД 5, который посылается сразу же в УВ 1. Для первого цикла деления выбирается та прямая или дополнительная )-ая пара коэффициентов Кф и

К)г ) при установке которой временное расхождение будет меньше.

Пусть в начале измерения разности фаз значащий момент сигнала на первом входе

РФД5 отстает от значащего момента сигнала на втором входе РФД 5 на величину А, т.е, его фаза меньше. В этом случае следует выбрать дополнительную I-ую пару коэффициентов, при которых:

К)1 T1 — К)г Тг = -2 0 (15) Знак временного расхождения после первого цикла деления с коэффициентами j-ой пары показывает вес (О или 1) с которым следует брать j-ый по старшинству разряд результата измерения. Для следующего цикла деления выбирается та прямая или

Имея первые пары прямых и дополнительных коэффициентов, можно получить соответствующие вторые пары коэффициентов; умножив их на два и взяв по модулю

М (для первого сигнала с периодом Т1) или

М1 (для периода Тг):

40

Данное свойство позволяет сделать управление коэффициентами деления общим для первого и второго Pfl 6 и 4, Во-вторыхдля Kl,1(2) и Ki,1(2) первые ба50 зовые коэффициенты последовательностей совпадают.

Данное свойство позволяет начинать каждый цикл деления независимо от знакового индекса коэффициента KI,1p) ).

55 Таким образом, интервал дискретиза5

25 допоянитепвная р — 1) пара коэффициентов

КО-1) ) и Кл-1)г, при установке которой временное расхождение будет меньше.

Знак временного расхождения после второго цикла деления с коэффициентами (j — 1)-ой пары показывает вес (0,1), с которым следует брать (j-1)-ый по старшенству разряд результата измерения.

После окончания jциклов деления,,коэффициенты которых выбираются по вышеописанным правилам, результат измерения величины разности фаз может быть представлен в виде параллельного кода, старший разряд которого представляет собой знак временного расхождения после первого цикла деления, а младший — знак временного расхождения после последнего j-ого цикла деления, Однако после j циклов деления следует провести еще J циклов с коэффициентами, дополняющими соответствующИЬ коэффициенты в первой фазе измерения (если в первом цикле была прямая пара, то в (j+1)ой должна быть дополнительная, и наоборот, аналогично для 2-ого и (j+2)-ого цикла и т.д, С точки зрения реализации вышеописанного алгоритма коэффициенты не являются непосредственно коэффициентами деления.первого и второго ДПКД 6 и 4, а строятся из различного числа четырех базовых коэффициентов деления ДПКД К1,1(г), Кг 1(2) К3,1(2). К4,1(2) взятых в различной последовательности. Базовые коэффициенты деления характеризуются двумя основными свойствами, Во-первых, если

Кi1 ) = Посл (K11,K21,К31,K11), где Посл(...) — определенная последовательность базовых коэффициентов, то

К!г = Посл(К1г,кгг,Кэг,к4г) ции в заявляемом УФАПЧ, т.е. интервал времени, на котором производится одно измерение разности фаз и вычисление величины измерения частоты УГ 1, причем вход результата измерения разности фаз содер1829115 жит ) разрядов, состоит из 2) циклов деления, каждый из которых в свою очередь состоит иэ определенного числа N+(JO) делений с одним из базовых коэффициентов деления, взятого по модулю J, т.е. без старшего разряда и знака временного расхождения значащих моментов импульсов на еходах РФД б при номере цикла не большем ); число N 0) зависит от номера цикла . деления).

Возможность неограниченного расширения диапазона измеряемой величины разности фаз, заключается в том, что если достигнута граница диапазона, т.е. все разряды результата измерений одинаковы, интервал дискретизации может быть прерван после 8 циклов и начат сначала без возвращения к начальному взаимному положению значащих моментов импульсов на входах

РФД 5.

Рассмотрим теперь принцип работы

УФАПЧ.(фиг.l) с точки зрения взаимодействия элементов его структурной схемы, К:моменту завершения некоторого интервала дискретизации первый счетчик СЧ 17 установлен в единицу, а второй СЧ 18 в нуль.

Приняв эту информацию на своих соответственно первых и вторых информационных входах ФУС 27 по переднему фронту сигнала на тактовом выходе, РФД 5 устанавливаетт двухбитовый код первой пары коэффициентов деления на выходах ДТр

1,3-8,10 и ДТр 2; 4-9,11. Для каждого цикла деления первая пара базовых коэффициентов не зависит от знака временного расхождения одновременно ГФВП фиксирует знак временного расхождения в начале первого цикла деления.

На выходе разрешения записи ФУС 27 единица имеется в тех случаях, когда на его первых и вторых информационных входах содержится пара (l,l). Поэтому во время деления (1,0) по заднему фронту тактового сигнала с выхода РФД 5 записывается в младший разряд РСд 19 содержимое RS Тр

19, которое имеет смысл разности фаз, из. меряемой в данном интервале дискретизации.

По переднему фронту следующего импульса на тактовом .выходе РФД 5 первый

Сч 17 устанавливается в состояние 2, поэтому это.деление можно обозначить символами (2,0). Используя информацию на входе взаимного положения, ФУС 27 уже к переднему фронту этого импульса подготавливает код коэффициентов для второго деления, который записывается на выходах первого D=Tp 8 и третьего D=Tp 10 также по переднему фронту.

Всостоянии (2,,,0) ФУС 27 также выдает первый сигнал на вход записи ЦВ 1 с выхода записи результата. ЦВ 1. считав содержимое РСд 19, запоминает младший разряд в

5 качестве знака результата измерений.

По переднему фронту каждого из следующих импульсов на тактовом выходе РФД 5 состояние 1-го СЧ 17 увеличивается на единицу. К бтим моментам ФУС 27 подготавли10 вают код базовых коэффициентов деления.

Этот процесс продолжается до деления (1,0), которое в соответствии с номером цикла и содержимым ФУС 27 является последним в данном цикле. При этом на выходе

15 последнего деления ФУС 27 появляется единица. Эта единица поступает на вход разрешения параллельной установки в единицу с 1-го СЧ 17 и на вход разрешения счета 2-ro СЧ 18, так что по переднему фрон20 ту следующего импульса на тактовом выходе РФД 5 возникает состояние (1,1).

Перейдем теперь к состоянию (l,j-l). По заднему фронту импульса на тактовом выходе РФД 5 в этом состоянии на выходах РФД

25 19 содержатся знак (старший разряд) и )-1 старших разрядов результата измерения разности фаз, Поэтому в состоянии (1ьj) по заднему фронту импульса на тактовом выходе РФД

30 5 в РСд 19 содержится уже весь код величины результата измерения разности фаз, а по

D-Тр8-15 знак той величины, Начиная с состояния (2,J) и до конца интервала дискретизации (если 2-ой СЧ 18

35 не сбрасывается в нуль) на выходе запрета

ФУС 27 появляется единица, которая через схему HE 24 запрещает 3 и 22, ДТ 6 — 13, 1-го элемента И 20 и элемента неравнозначности 25 анализировать данные с RS Tp 16.

40 Если до состояния (1,j) включительно элемент неравнозначности 25 не зафиксировал хотя бы одного изменения знака на выходе

RS-Тр 16 с помощью схем 13, 20, 14 и 22 ° это означает, что измеряемая разность выходит

45 за границы диапазона измерений -2 + 1;

1+1

2 — 11, и следует начать следующий интер1+! вал дискретизации без возвращения к начальному временному расхождению, сделав соответствующую добавку в ЦВ 1. Вход ин50 .вертора 24 является входом запрета и соединен с первым входом трехвходового элемента И 22, а выход инвертора соединен со входом синхронизации D-Tp6-13 и со входом установки в нуль D-Tp5-12.

55 Вход установки в нуль D-Трб-13 является входом разрешения записи и соединен со вторым входом элемента И 22. Выход 0Тр6-13 соединен со вторым входом первого СЧ 20, первый вход которого является тактовым, а выход, соединен со входом син9 1829115 10

10

50 хрониэации D-Тр7 — 14, информационный вход кОторого является входом взаимного положения и соединен с третьим входом трехвходового элемента И 22. В ыход D-Тр7—

14 соединен с первым, входом элемента неравнозначности.25, второй вход которого соединен с выходом трехвходового элемента И 22. а выход соединен са входом синхронизации триггера D-Тр5 — 12. Выход

D-Tp5 — 12 соединен с первь5м входом второго двухвхадового элемента И 21, второй вход которого является входом опроса, а выход ЛИБ 29 и 2-ro СЧ 18. На информацион чых входах О-Трб — 53 и D-Тр5 — 12 имеет место уровень логической единицы. При этом инвертор и D-Трб — 13 формируют положительный импульс, выполняющий функцию пропускания тактового импульса на вход сиНхронизации О-Тр7-14 длл записи знака взаимного поло>кения на первом цикле. Трехвходовой элемент ЗИ 22 пропускает логические значения знака взаимнога положения на циклах от 1 до j. Как только элемент неравнозначности обнару>кивает знак взаимного положения, отличный от знака взаймнога положения, имевших место на первом цикле, ан выдает положительный фронт на вход синхронизации D-Tp5-12, который запоминает данное событие. Выход этого триггера стробируется с помощью второго двухвходового элемента 2И 21 сигналом опроса. Далее сигнал запрета сбрась1вает О-Тр5, то ожидается начало следующего периода дискретизации. Поэтому в такам случае D-Tp5-12 в состоянии (1,j) фиксируемом на выходе опроса ФУС 27 сбрасывает старший разряд 2-й СЧ 18 и посылает команду добавки на вход добавки

УВ-1.

Если результат измерения разности фаз находится в диапазоне (-2 ;2 — 1), то начинал с состояния (1,j) коммутатор 26 пропускает на вход взаимного положения ФУС

27 сигнал не с выхода RS Тр 16, а с инверсного выхода запоминающего триггера DTp8 — 15, Поэтому если длл состояний (1,0), начиная с 5 = 1, на данный вход ФУС 27 поступает знак временного расхо>кденил, зафиксированный в состоянии (1,0), то для состалний (5.5), начиная с 5 = I, на данный вход ФУС 27 поступает инвертированный знак временнога расхожденил, зафиксированный в состоянии (1,0) и так далее для следующих циклов деления, вплоть до цикла 2j — 1.

В состолнии (2,)) ФУС 27 на входе записи результата формирует второй сигнал записи, т,е. па единице на этом выходе в состоянии (2,j) УВ 1 считывает величину результата измерения разности фаз с РСд 19.

Формула изобретения

Устройство фазовой автоподстройки частоты, содержащее соединенные последовательно цифровой вычислитель сигнала ошибки, цифроаналоговый преобразователь, управляемый генератор, первый делитель частоты с переменным коэффициентом деления и релейный фазовый детектор, а также второй делитель частоты с переменным коэффициентом деления, вход котораго являетсл входом устройства, а.выход соединен с вторым входам релейного фазового детектора, о т л и ч а ю щ е е с я тем, что, с целью павы шенил точности синхронизации, в него введены первый — восьмой Отриггеры, RS-триггер, первый и второй счетчики, регистр сдвига, первый — четвертый элементы И, элемент НЕ, элемент неравназначности, коммутатор, формирователь управляющих-сигналов, сумматор и логический комбинационный блок, причем тактовые входы первого и второго D-триггеров соединены с выходом второго делителя частоты с переменным коэффициентом деления, тактовые входы третьего и четвертого

D-триг-еров соединены с выходом первого делителя частоты с переменным каэффициентам деления, выходы первого и второго D-триггеров соединены с входами установки частоты второго делителя частоты с переменным коэффициентом деления, выходы третьего и четвертого D-триггеров соединены с входами установки частоты первого делителя частоты с переменным коэффициентам деления, информационные входы первого и третьего D-триггеров соединены с первым выходом кода деления формирователя управляющих сигналов, а информационные входы второго и четвертого. D-триггеров с вторым выходом кода деления формирователя управляющих curíà l0B, выходы опережения и отставания релейного фазового детектора соединены соответственно с S- u R-входом RS-триггера, выход которого присоединен к информационному входу регистра сдвига, первому информационному входу коммутатора, первому входу третьего элемента И и информационному входу седьмого О-триггера, вход записи регистра сдвига, тактовые входы первого и второго счетчиков и первые входы пер" îãî и четвертого элементов И соединены с тактовым выходом релейного фазового детектора, информационные выходи первого и второго счетчиков соединены соответственно с первым и вторым информационными входами формирователя управлл ащих сигналов, вход установки первого счетчика и вход разрешения счета второго счетчи:а подключены к выходу уп1829115

Составитель М. Колтунов

Техред М.Моргентал Корректор д. дивринц

Редактор

Заказ 2479 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

1изводственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 10

3 равнения счетчиками формирователя управляющих сигналов, вход сброса старшего разряда второго счетчика и вход импульса добавки логического комбинационного блока соединены с выходом второ- 5 го элемента И, а выход старшего разряда второго счетчика соединен с.чправляющим входом коммутатора, вход разрешения записи регистра сдвига, вторые входы третьего и четвертого элемента И и вход сброса 10 шестого 0-триггера соединены с выходом разрешения. записи, формирователя управляющих сигналов, выходчетвертого элемен. та И соединен с.тактовым входом восьмого

0-триггера инеертирующий выход которого 15 соединен с вторым информационным входом коммутатора, выход коммутатора подключен к входу взаимного положения формирователя управляющих сигналов, выход запрета которого соединен с входом. 20 элемента НЕ, инверсный выход запроса — с третьим входом элемента И, а выход опроса — с первым входом второго элемента И, вход сброса пятого и тактовый вход шестого

0-триггеров соединены с выходом элемента

НЕ, информационные входы пятого. и шестого триггера являются входом сигнала логической единицы, а их выходы соединены соответственно с вторыми входами второго и первого элементов И, выход первого элемента И соединен с тактовым входом седьмого О-триггера, выход которого присоединей к первому входу элемента неравнозначности, к второму входу которого присоединен выход третьего элемента И, а к выходу- тактовый вход пятого 0-триггера, первый вход сумматора соединен с выходом логического комбинационного блока, его второй вход соединен с выходом регистра сдвига, старший разряд которого, кроме этого, соединен также с входом разрешения логического комбинационного блока и информационным входом восьмого 0-триггера, при этом выход сумматора соединен с входом цифрового вычислителя сигнала ошибки, тактовый вход которого соединен с выходом записи формирователя сигналов управления.