Цифровое устройство доплеровской фильтрации

Цифровое устройство доплеровской фильтрации

Иллюстрации

Показать все

Реферат

 

Существо изобретения: устройство содержит 1 селектор дальности 1, 1 блок формирования и оцифровки квадратурных составляющих. 2, 1 блок защиты от пассивных помех 3. 1 блок коммутации информационных сигналов 4. 1 блок оперативных запоминающих устройств 5, 1 поточный процессор быстрого преобразования Фурье по основанию М 6, 2 коммутатора 7 и 1 блок перестановки отсчетов 8. 1-2-4- 5-6-7, 6-7-8-4, 9-1. 9-2. 9-3, 94, 9-5. 9-6. 9-7. . 8 ил.

COI Ý;ОГ11 ГСКИХ (:Г>ЦИА 1IVICТИ IГ ГКИХ

Р Г C I!У Ь 11 È V

Is I >. G 01 S 7/292

ГОСУДАРСТВЕННОГ ПАТЕНТНОГ>

ВЕДОМСТВО ССГР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4845968/09 (22) 28.06.90 (46) 30.07.93. Б юл. ¹ 28 (71) Одесский политехнический институт (72) M.Á.Ñâåðäëèê, В.Л.Евсеев, В.С.Стрелецкий, Б,Г.Горинштейн, B.Ф.Пуэанков, А.И.Галахов и В.А.Марков (56) Бакулев П.А, Степин В.М. Методы и устройства селекции движущихся целей. Радио и связь, M., 1986, с. 120, рис. 5,20, (54) ЦИФРОВОЕ УСТРОЙСТВО ДОПЛЕРОВСКОЙ ФИЛЫРАЦИИ

Изобретение относится к области радиолокации, а именно к радиолокационным системам движущихся целей, и может также использоваться в гидролокации.

Цель предлагаемого технического решения — увеличение числа доплеровских каналов при фиксированном аппаратурном объеме поточного процессора БПФ.

Таким образом, существенными"отличительными признаками заявляемого устройства являются блок коммутации информационных сигналов, блок перестановки отсчетов, коммутатор перезаписи и выходной коммутатор, управляемые cooT" ветствующими управляющими сигналами, формируемыми s блоке управления.

При этом цифровое устройство доплеровской фдильтрации перестраивается с ре-. жима выполнения поточным процессором

БПФ 1ч 1 = Yl — точечного ДПФ на режим выполнения с помощью того же процессора

„„5U„„1830496 А1 (57) Существо изобретения: устройство содержит 1 селектор дальности 1, 1 блок формирования и оцифровки квадратурных составляющих.2, 1 блок защиты от пассивных помех 3, 1 блок коммутации информационных сигналов 4, 1 блок оперативных запоминающих устройств 5, 1 поточный процессор быстрого преобразования

Фурье по основанию М 6, 2 коммутатора 7 и 1 блок перестановки отсчетов 8. 1-2-45-.6-7, 6--7-8-4, 9-1, 9-.2. 9 — 3, 9 -4, 9- 5, 9-6. 9 -7. 9-8. 8 ил. х заданного N =- М вЂ” точечного ДПФ (Л > RI), что эквивалентно увеличению числа доплеровских каналов с N1 до N.

Увеличение разрешающей способности по скорости происходит за счет сокращения размера стробируемого участия дальности.

На фиг.1 приведена структурная электрическая схема заявляемого устройства, со- Сд держащего включенные последовательно (..) селектор дальности 1, блок формирования и оцифровки квадратурных составляющих 2, блок защиты от пассивных помех 3, блок О коммутации информационных сигналов 4, блок оперативных запоминающих устройств 5 и поточный процессор БПФ 6, Помимо этого устройство содержит выходной коммутатор 71, коммутатор перезаписи 72, блок перестановки отсчетов 8 и блок управления 9.

Блок формирования и оцифровки квадратурных составляющих 2 содержит два фа1830496 зовых детектора 10, первые входы которых подключены к выходу селектора дальности

1, выходы через соответствующие АЦП 11 связаны со входами блока защиты от пассивных помех 3, а вторые входы соединены соответственно с выходами когерентного гетеродина (КГ) 12 и фазовращателя на 90 (13), подключенного входом к выходу КГ 12, Блок коммутации инфоргиациог!Ных curHBfIoB4 содержитдве группы информационных коммутаторов 14i и 15;, i ..= =1,M, типа 2/1.

Блок ОЗУ 5 содержит две руппы ОЗУ (16I и 17i), две группы адресных коммутаторов типа 2/1 (18; и 19i) и две группы схем

"ИЛИ" (20! и 21t).

Выходы адресного коммутатора 18! (19i) и схемы ИЛИ 20 (21!) подключены соответственно к адресному входу и входу выборки кристалла (CS) ОЗУ 16! (17I), Управлгнощие входы всех адресных коммутаторов 18! (19!) и вторые входы всех схем "ИЛИ" 20 (21i) соединены с управляющими входами информационн ых коммутаторов 14; (15).

Соединены между собой соответственно первые и вторые информационные входы всех адресных коммутаторов 18! и 19l, à !акже входы "запись-считывание" ОЗУ 16; и 17!.

Выходы инфОрмационных комг4утатор0В 14! (15j) подкл!очены к входам 0ЗУ 16! (17!).

Первые вхОДы инфо!>г4ационных ком 4gтаторов 14; и 15; попарно соединены между собой и подключены к I-м выходам блока перестановки отсчетов 8, а втооые входы всех информационных коммутаторов 14i и

15i соединены между собой и подключены к выходу блока защиты от пассивных помех 3, Выходы j-x, j =-. 1, 4.1, каскадов поточного процессора БПФ 6 подключены ко входам выходного коммутатора 71, выходы которого являются выходами устройства, а гходы

>l1-го каскада связаны со входами коммутатора перезаписи 72, Управляющле входы;.дресных коммутаторов 18, 19, входы "зап! сь-считывание"

ОЗУ 16, 17, первые входы схем ИЛИ ?0 и 2 i, первые и вторые информационные входы всех адресных коммутаторов 18 и 19, управляющие входы селектора дальности АЦП

11, коммутатора перезаписи 72, два управля!ощих входа выходного коммутатора 71 и управляющий вход блока перестановки отсчетов подключены соответственно к выходам Ш1-Ш13 блока управления, связанного также выходной шиной (обозначена стрелкой) сДправлягОц!Ими вхоДами блоков 3 и 6 (зта связь на фиг, 1 не показана).

На фиг,2 приведена структурная злектрическая схема блока перестановки отсчетов 8, содержащего переключатель 22 с M входами и М выходами, связанный управля!ощим входом с выходом Ш13 блока управления 91 и линии задержки 23j и 24i, l =- 1, М вЂ” 1. Линия задержки 23i подкл ючена выходом к (i+1)-му входу ггереключателя

22, i-й выход которого соединен со входом линии задержки 24ь

На фиг,3 приведены временные диаграммы работы устройства в режимах записи и считывания.

На фи1,4 приведена часть структурной злектрической схемы блока управления 9, связанная с управлением работой

ce»eктора дальности 1, АЦП 11, блока ОЗУ

5 выхОДНОГ(3 коммvTBTopB 71 коммутатора перезаписи 73 и блока перестановкл отсчетов 8.

Блок упг>авлени>-, содержит генератор

20 импульсов дискретизацил (ГИД) 25, триггер

26, счетчик 27 по гпосГГ„/тл (Тп — период . зонДИРОваниЯ, гл — пеРиоД ДискРетизаЦии), блоки перекл!Очения режима работы 28, формлрования адресов заплси 29, формирования лг ресов пеоезапис« 30, формирования адресов считывания 31, блок формирования управляюших слгналов 32, блок счета дискретов дальности 33 и ПЗУ 34, ГИгД 25 BB:FBBН выходом со счетным вхо1р дом трипе|3а 26 и входом с lpl!Ика 27.

Переключа3 åëb ре>кима работы 28 содержит счетчи.-., 35, с: яэя l)bl!4 выходами разрядных ячеек с Ггер>3ы г 1и инфо!змяционными входами схемы сравнения 36, выход которой подклгочен к счегному входу триггера 37. Прямой и инверсный выходы триггера

37 связань! с первыми входами схем И 38 и

3., Вторые входы кото!>ых подкл!Очены к прямому выходу триггера 26. 10 Вь!ход последнего разряда счетчика 27 соеди!!ен со входом сче- !Ика 35.

Блок формирования адресов записи 29 содержит схему сравнения 40, связанную

ПЕО В Ы М И ВТОРЫМ гг Н (!>О!>г4а !1! 10Н Н Ы!4 и ВХОДами сooTFÇBTGTBBFjblr> с вь!ход.1ми разрядных ячеек счетчика 27 и входом параметра Lp (11оступает с (>ЛС), Выход схемы сравнения 40 соединен со входом " i" триггера 4 г, вь!ход которого подключен к перво у входу схег4ы L4I 42, второй вход которой связан с выходом П1Д 25, а

Bb! ХОД СОЕ/!ИНЕИ СО ВХОДОМ С гвтЧИКа 43, ВЫходы разрядньгх ячеек счетчика 43 соединеО нь! с г!ервыгии ингг>Ог3глаг!ио!!ными входами схемы сравнения 44, выход которой подключен к первому f3»oäó системы ИЛИ 45 и входу счетчика 46, Выходы разрядных ячеек счетчика 46 связаны B первыми информационными входами pxBF4!=! сравнения 47. выхоД

1830496 которой подключен к первому входу схемы

ИЛИ 48, Выход схемы ИЛИ 45 соединен со входом установки нуля счетчика 43 и входом "0" триггера 41, а выход схемы ИЛИ 48 связан со входом установки нуля счетчика 46, Выходы разрядных ячеек счетчиков 43, 46, а также вход параметра А соединены с адресными входами ПЗУ 49, Выходы разрядных ячеек счетчика 35, а также вход параметра А соединены с адресными входами ПЗУ 50.

Блок формирования адресов перезаписи 30 содержит схему И 51, связанную первым и вторым входами соответственно с инверсным выходом триггера 26 и прямым выходом триггера 52, а выходом — с входом выборки кристалла (CS) ПЗУ 531 и 532 и выходом счетчика 54, соединенного выходами разрядных ячеек с первыми информационными входами схем сравнения 55 и 56, а также (совместно с входом параметра i1) с адресным входом ПЗУ 53ь

Выход схемы сравнения 55 подключен к

° первому входу схемы "ИЛИ" 57, выход которой соединен с входом установки нуля счетчика 54 и, через включенные последовательно схему И 58 и схему ИЛИ 59, связан с входом "0" триггера 52.

Блок формирования адресов считывания 31 содержит схему И 60, связаннуго первым и вторым входами соответственно с прямым выходом триггера 26 и прямым выходом триггера 61, а выходом — с входами выборки кристалла ПЗУ 621 и 622 и входом счетчика 63, соединенного выходами разрядных ячеек с первыми информационными входами схем сравнения 64 и 65 и (совместно с входом параметрами) с адресным входом

ПЗУ 62ь Выходы ПЗУ 531 и 621, а также 532 и 62 попарно соединены. Выход схемы сравнения 64 подключен к первому входу схемы И 66 и, через схему ИЛИ 67, связан с входом установки нуля счетчика 63. Выход схемы И 66 соединен с входом "О" триггера

61, вход "1" которого связан с выходом схемы ИЛИ 68, Блок формирования управляющих сигналов 32 содержит схему И 69, подключенную первым входом к прямому выхОду триггера 26 и к первому входу схемы И 70, вторым входом — к прямому выходу триггера

71, а выходом — к входу счетчика 72, соединенного выходами разрядных ячеек с первыми информационными входами схем сравнения 73, 74, 75. Выход схемы сравнения 74 соединен с входом "1" триггера 52.

Выход схемы сравнения 74 подключен к входу "0" триггера 71 и к первым входам схем ИЛИ 76 и И 77, выходы которых соединены соответственно с входом установки нуля счетчика 72 и с первым входом схемы

ИЛИ 78, связанной вторым входом и выхо5 дом соответственно с выходом схемы И 79 и входом "0" триггера 80. Вход "1" триггера

80 подключен к входу "1" триггера 71 и к выходу схемы ИЛИ 81, связанной третьим входом с первым входом схемы ИЛИ 68 и

10 выходом схемы сравнения 56, Пераый вход схемы И 79 соединен со вторым входом схемы И 58, входом "1" триггера 82; связанного входом "0" с выходом схемы ИЛИ 83, Вход "1" триггера 83 связан

15 через включенные последовательно линию задержки 84 и схему HE 85 с третьим входом схемы И 66, первым входом схемы И 79 и вторым входом схемы И, 58. Второй вход схемы И 79 соединен соответственно с вы20 ходом схемы ХЕ 86 и первым входом схемы

И 87, выход которой связан с первым входом схемы ИЛИ 89.

Выход схемы сравнения 75 соединен с первым входом схемы И 88. Выход схемы И

25 88 соединен со вторым входом схемы ИЛИ

89 и первым входом схемы ИЛИ 83, третий вход которой связан с третьим входом схемы И 79, вторым входом схемы И 87 и выходом схемы сравнения 65. Выход схемы ИЛИ

30 89 соединен с входом "1" триггера 90, подключенного выходом к второму входу схемы

И 70. Первый вход схемы ИЛИ 81 связан с входом счетчика 91, первым входом схемы

ИЛИ 92 и выходом схемы сравнения 93, 35 подключенной первыми информационными входами к аналогичным входам схемы сравнения 94 и к выходам разрядных ячеек счетчика 35, вход установки нуля которого соединен с выходом схемы ИЛИ 92 и входом

40 "0" триггера 90. Выход схемы сравнения 94 связан с входом линии задержки 84. Выход схемы И 70 соединен с входом счетчика 96, к выходам разрядных ячеек которого подключен дешифратор 97, выход которого со45 единен со входом счетчика 98. Вход установки нуля счетчика 98 связан с выходом схемы ИЛИ 99, первый вход которой соединен с входом счетчика 95 и выходом схемы сравнения 64.. Выход дешифратора

50 97 подключен к первому входу схемы ИЛИ

100, выход которой связан с входом установки нуля счетчика 96. Выходы разрядных ячеек счетчика 91 соединены с адресными входами fl3Y 53 и 622 и с первыми инфор55 мационными входами схемы сравнения 101, связанной выходом через схему ИЛИ 102 с входом установки нуля счетчика 91, Выход схемы сравнения 36 соединен с входом установки нуля счетчика 35, вторыми входами схем ИЛИ 45, 48, 57, 59, 67, 68, 1830496

76, 81, 83, 92, 99, 100, 102, и входом "0" триггера 26, Прямой и инверсный выходы триггера . 37, выходы схемы И 38 и 39, ПЗУ 50, 53, 49, триггера 41, ГИД 25, и триггеров 80 и 82 подключены соответственно к выходам Ш1—

Ш11 блока управления 9. Выход q ПЗУ 34 и выходы разрядных ячеек счетчиков 98 и 63 соединены соответственно с выходами

N12, Ш13, Ш14 блока управления, имеющего также выход управляющих сигналов (на фиг,1 обозначен стрелкой), поступающих на управляющий вход блока 3 и в поточный процессор БПФ 6 на управляющие входы переключателей.

Вторые информационные входы схем сравнения 36: 44 и 101; 47, 55 и 64; 94; 93;

65 и 75; 74; 56; 73 соединены соответственно с выходами а, Ь, c, d, е, f, К 0, у ПЗУ 34, выход "х" которого подключен к вторым входам схем И 66, 77, 88, а также к Входу схемы

НЕ 86.

На фиг,5 приведена структурная схема типичного паточного процессора БПФ по основанию М, содержащего л. каскадов, включающих каждый арифметическое устройство АУВ I = i7I A., с M входами л iM выходами, подключенное входом подачи поворачивающих множителей к выходу запоминающего устройства ЗУВ j-й,.j = 1, л.— 1, каскад содержит также переключатель П и линии задержки t> и 7>, и =- 1,М-1, при этом

) линия задержки t I подключена входом и выходом соответственно к (и+1)-му выходу

AYI и (и+1)-му входу переключателя П, а линия задержки Г включена между и-м выхо1 дом переключателл П),.и и-м входом АУн-ь

Первый выход АУ1 соединен с первым входом переключателя П1, M-й выход которого связан с M-м входом AYI+>.

В заявляемом устройстве при Л =- 1л вход поворачивающих множителей АУ подключен к выходу дополнительного ЗУ - х1 (показано на фиг.5 пунктиром).

Адресные входы Всех ЗУ паточного процессора БПФ свгзаны с выходом Ш14 блока . управления 9, Нэ фиг.6 изображены временные диаграммы работы устройства, а на фиг.7 и 8— соответственно направленный граф вычисления БПФ и временные диаграммы работы устройства для частных значений N и N>.

Устройство работает следующим образом, На информационный вход селектора дальности 1 (см. фиг.1) с выхода УПЧ приемника поступают зха-сигналы. Нз выход селектора дальности проходят лишь зхо-сигналы, совпадающие по времени со стробом дальности, формируемым в блоке

?5

50 управления 9 (Выход Ш8). Выходные сигналы селектора дальности поступают в блок 2, в котором раскладываются на квадратурные составляющие с помощью двух фазовых детекторов 10, запитываемых сдвинутыми по фазе на 90 опорными колебаниями, снимаемыми с выходов когерентного гетеродина

12 и фазовращателя 13, а затем оцифровываются с помощью АЦП 11, нз управляющие входы которых с Выхода Ш9 блока управления поступает последовательность импульсов дискретизации с периодам следования тд — — tp, где т — интервал разрешения по дальности, Выходные отсчеты АЦП 11, пройдя через блок защиты от пассивных помех

3 и, далее, через коммутаторы 14ь ллбо15ь ! = 1,М, блока коммутации информационных сигналов 4, поступают в блок оперативных зэпомина!Ощих устройств 5 и записыВэютсЯ в соответствующие ячейки памяти ОЗУ 16 или 17I, Наличие указанных двух групп ОЗУ, имвощихся также и В прототипе, позволяет обеспечить непрерывную обработку поступающей информации; В то Время, как исходная информация записывается в 03У одной группы (режим записи} с ОЗУ второй группы считываются ранее записанные OTc÷aTû (режим считывания) на Входы паточного процессора БПФ 6. Режимы записи и считывание сменя от друг друга с периодом NT (см. фиг,З}, где К == M Я = с)и + q, q < лл) — pa3Map пачки зка-сигналов, саатВет ствующих отражением от одного элемента дальности в периодах зондирования, определяющий количество реализуемых доплеровских каналов, Поточный процессор БПФ 6 расчитзн нэ преобразование N< =. М. точечнога массива (k « }.

Такой процессор используется В прототипе, реализующем фиксированное число (N)) доплеровских каналов. Для обеспечения в заявляемом устройстве вычисления

К-точечного ДПФ с помощью процессора, рзсчитэнного нэ Вычисление NI-точечного

ДПФ, последний Включается В цепь обратной связи, содержащей включенные последовательно коммутатор перезаписи Tz u блок перестановки отсчетов 8, сигналы с i-x выходов которого заводятся на вторые входы коммутаторов 14t и 15, выходные сигналы которых поступают в соответствующие

ОЗУ для перезаписи В освободившиеся после предыдущего цикла считывания ячейки памяти. Таким образом, в заявляемом устройстве при вычислении ДПФ N-точечного массива при N > NI имеют место ряд циклов считывания и перезаписи (см. фиг.6}, Конеч1830496 ный результат вычислений снимается с выхода арифметического устройства (АУ) q-ro (при q О), либо 1>-го (при q =- О) каскада паточного процессора БПФ 6 и с помощью выходного коммутатора 7> коммутируется на информационные выходы устройства. В типичном паточном. процессоре БПФ (см. фиг,5) при),= Л) в каждый дискрет времени в арифметические устройства i-х, i =- 1, k<-1. каскадов вводятся с выходов соответствующих ЗУ определенные поворачивающие множители, В последнем (1,>-м) каскаде процессора ЗУ отсутствует, В нашем случае, если количество циклов работы паточного процессора БПФ превышает 1, то в промежуточных циклах работы все АУ процессора (включая АУ Л>-го каскада) должны водиться соответствующие поворачива,ощие мно>кители, значения которых являются функцией параметра .Л и порядкового номера выполняемого цикла работы паточного процессора. Поэтому в заявляемом устройстве в

Ь -м каскаде паточного процессора БПФ используется дополнительное (4-е) ЗУ, подключенное выходом к входу АУ > подачи поворачивающих множителей АУ ь а адресным входом соединенное с адресными входами всех остальных ЗУ процессора.

Для организации необходимого функционирования блока 5 адр< сные входы 1 входы выборки кристалла (CS) ОЗУ 16 и 17 подкл к>чен ы соответствен но к Bb õoäýì адресных коммутаторов (18 и 19 ) и схем ИЛИ (20. и 21).

Управляющие входы всех адресных, коммутаторов 18 и первые входы всех схем

ИЛИ 20ь а также управляющие входы всех коммутаторов 14 соединены между собой.

На них поступают управляющие сигналы с выхода Ш1 блока управления. Соответственно соединены между собой управляющие входы всех коммутаторов 19ь коммутаторов 15 и первые входы Всех схем

ИЛИ 21ь на которые подаются управляющие сигналы с выхода Ш2 блока управления, Управляющие сигналы с выходов ШЗ и

Ш4 блока управления поступают на соединенные между собой входы "запись-считывание" соответственно ОЗУ 16 и 17ь а на вторые входы схем ИЛИ 20 и 21 поступают управляющие сигналы с выхода Ш5 блока 9.

На первые входы всех коммутаторов 14 и

15ь обьединенные между собой, заводится сигнал с выхода блока 3, а соединенные между собой соответственно первыс и вторые входы всех адресных коммутаторов 18 .

1 и 19 связаны с выходами Ш6 и Ш7 блока управления, При нулевом потенциале на выходе Ш1 (Ш2) на выходы коммутаторов 14 (15) и 18 (19) ком мути руются соответственно си гнал ы с выхода блока 3 и адреса записи, поступа5 ющие с выхода Ш7; на входы "запись-считывание" ОЗУ 16 (17), поступают с выходов ШЗ (Ш4) нулевые потенциалы, переводящие

ОЗУ 16 (17) в режим записи, а на входы "CS" указанных ОЗУ с выхода Ш5 блока управле10. ния поступает кодированный сигнал s виде

M-разрядного слава с единицей в одном иэ разрядов (например, J-м) и нулями в остальных разрядах включающее ОЗУ 161 (171).

При единичном потенциале на выходе

15 Ш1 (Ш2) на выходы коммутаторов 14 (15) и

18 (19) коммутируются сигналы соответственно с выхода блока перестановки отсчетов 8 и адреса считывания (перезаписи), снимаемые с выхода Ш6 блока управления;

20 на входы "CS" ОЗУ iG(17) поступает единичный потенциал, а на входы "запись-считывание указанных О " с вь адов ШЗ (Ш4) поступает управляющий сигнал в виде меандрэ с периодом следования импульсов

25 2 гл, обеспечивающий переключение ОЗУ

16 (17;) с периодом гд из режима считывания в режим перезаписи и наоборот.

Управляющие входы процессора БПФ

6, выходного коммутатора 7i, коммутатора

30 перезаписи 7z и блока перестановки отсчетов 8 также имеют связи с соответствующими выходами блока управления.

Назначение и конкретный вид всех управляющих сигналов будут рассмотрены ни35 же.

Остановимся подробнее на процедуре л +я вычисления N = M " — точечного БПФ с помощью паточного процессора БПФ, выл1 полняющего вычисление Ni = M — точечно40 го БПФ.

В заявляемом устройстве на входы паточного процессора БПФ 6 поступают отсчеты с M-ично — инверсным порядком следования в отличие от естественного по45 рядка следования отсчетов исходной информации, записываемых в ОЗУ в режиме записи.

Как известно, направленный граф вычисления N-точечного БПФ содержит (с

50 А -1-ц) этапов вычислений (итераций), на каждом из которых выполняется базовых операций вычисления M — точечных БПФ, Пусть поступающие с выхода приемника отсчеты записываются в блок 5 таким

55 образом, чтобы считываемые с i-x ОЗУ отсчеты, соответствующие отражением от одного элемента дальности, имели М-ичко— инверсный порядок следования, Причем в каждый дискрет времени отсчеты считыва18304 8 ются со всех М ОЗУ одновременно по одинаковым адресам. Последовательность адресных кодов образует натуральный ряд чисел, При первоначальной загрузке в поточный процессор БПФ последовательногти

М-размерных векторов входных отсчетов (нулевой цикл (co) считывания — см, фиг,б) на его выходах .будут формироваться последовательности М-размерных векторов выходных отсчетов, совпадающих с выходными отсчетами направленного графа на А1-й итерации. В случае, если выходные отсчеты поточного процессора БПФ являются и ромежуточн ыми результатами вычислений, их следует перезаписать в освободившиеся ячейки ОЗУ с целью последующего считывания для продолжения процесса вычислений.

Однако перед каждой перезаписью необходимо осуществить такую перестановку выходных отсчетов поточного процессора

БПФ, чтобы, во-первых, 1-е отсчеты считываемых впоследствии M-размерных векторов снова были записаны в i-x, ОЗУ, а во-вторых, последовательность считываемых отсчетов соответствовала входным отсчетам последовательности "бабочек" направленного графа, выполняемых в определенном порядке на (S 41+1)-й итерации, где S — порядковый номер цикла перезаписи.

Для определения адресов считывания после S-ro цикла перезаписи

1,с — 1прио=О (.Г с при о и О ) следтет прад варительно по направленному графу выявить те "бабочки" на всех ($ Л +1)-х итерациях, которые учавствуют в формировании входных отсчетов на f(c — 1) 4+1)-й (при

q = О), либо (с i d+1)-й {при q О) итерации

{последний цикл считывания).

Последовательность адресов считывания лтл, р = Тлл7M, после S-го цикла перезаписи соответствует последовательности порядковых номеров входных узлов нбабочек" на (S i d+1)-й итерации, участвующих в формировании входных отсчетов последовательности "бабочек", загружаемых в последнем цикле считывания.

Найденная последовательность адресов считывания, уже не образующая натуральный ряд чисел, должна храниться в соответствующем ПЗУ в ячейках памяти, последовательность адресов которых составляет натуральный ряд чисел.

При такой последовательности считывания обеспечивается возможность проведения дальнейших вычислений с помощью процессора БПФ с размером преобразования N< без изменения его внутренних пара10 подаваемых на адресные входы ЗУ процессо20

30

50 метров: величин задержки его линий задержки и режимов работы каскадных переключателей, От порядкового номера цикла считывания зависят лишь значения комплексных поворачивающих множителей, вводимых в АУ промежуточных каскадов процессора с выходов соответствующих запоминающих устройств (ЗУ), Поэтому структура адресов, ра, должна иметь еид Бл, где 3- порядкоаий номер цикла считывания, n = 1,N/M — порядковый номер загрузки процессора БПФ, Поскольку прщессы перезаписи и считывания могут накладываться друг на друга, начало очередного цикла считывания должно происходить с задержкой Оотносительно начала предшествующего цикла перезаписи, по крайней мере достаточной для обеспечения опережения записи над считыванием необходимых отсчетов, Минимальное допустимое значение 0, при котором в одном из дискретов времени совпадают запись и считывание одного и того же отсчета, а задержка считывания остальных отсчетов относительно их записи превышает один дискрет времени, расчитывается по формуле

N N

О= — - — N1 — (— — N )/N> =

M M

N N — — N>-- — +1, M MN< справедливость которой подтверждается временными диаграммами на фиг.8.

Перестановка промежуточных результатов вычислений осуществляется s блоке 8, структурная электрическая схема которого показана на фиг.2, Эта схема в точности совпадает со схемой перестановки отсчетов, включенной в промежуточном k-м каскаде типичного поточного процессора БПФ (см, фиг,5) с M-ичноинверсным порядком следования входных отсчетов, для которого j e, ) = 1,М вЂ” 1, линии задержки, включенные в К-м (К = 1,A. — 1) каскаде слева и справа от переключателя Пк соответственно равны {см. Свердлик М.Б.

Цифровые методы обработки радиолокационных сигналов. Учебное пособие,— Одесса:

ОПИ, 1984).

= — д- — „— то =- jM то, j = 1 M-1, (2) ,к j N к1 M - — — To ={М вЂ” j) М ro, к M — j N к1

j =- 1,M-1, 1830496

Л= . „=(M-1)M -1

10,(6}

35 (7) tr> = (3 Й + М вЂ” 1) то

Т = 1-=- с 1+я 1

50 где то — темп загрузки паточного процессора

БПФ. Соответственно для К = Л1, имеем

=)М -1; t}л1 =(M ))М1-1 (4) Время задержки сигнала в блоке перестановки отсчетов 8 равно:

Исследуем особенности взаимных расположений на временной оси циклов считывания и перезаписи, учет которых необходим при разработке блока управленил 9, Время обработки M-размерного вектора входных отсчетов паточным процессорам БПФ 6, как видно иэ фиг.5, с учетом формул (2) и (3) равно: 20

1,1 — 1

1л = (Л1tAy + (M — 1) g М ) Zo =

i =1

= (л 1тду + M — 1) т,, где тду — времл выполнения арифметических операций над комплексными отсчетами в одном арифметическом блоке (АУ) паточного процессора БПФ. 30

При максимальной степени параллелизма схем сложения и умножения комплексHbIx чисел можно принять tl(y == 3 т, . Таким образом

Общее время задержки начала 5-го цикла перезаписи относительно начала предыдуьцего цикла считывания с учетом (5} и (7) равна: тз =- т, + Ь== р А1 + М вЂ” 1 + (M — 1)M ) т,=

=(311 — 1+ М }70. (8)

Длительность цикла считывания, либо-перезаписи

Временные диаграммы работы устройства приведены на фиг.ба,б,в. Там же приведены соответствующие значения параметров С, q,h, М и введены обозначения!t = тз+ 91 v = 55

=,и — Т, В таблице даны сравнительные оценки расчетных величин з„и, v и тп, Как видно из таблицы, в варианте фиг,бв, п.3, 4, 5, б расчетное значение v < О, что свидетельствует о перекрытии S-ão цикла перезаписи с предыдущим и последующим циклами считывания. В остальных случаях 1 =- 0 (фиг.бб) и 1: > 0 (фиг.бв, п,1, 2, 7), .

Перекрытие грех циклов работы ОЗУ вызывает повышенные требования к его быстродействи о. т.к. всилу того, что микросхема ОЗУ имеет один адресный вход и по одному информационному входу и выходу, каждый иэ указанных трех циклов должен выпалнлтьсл в последовательные отрезки времени длительностью то/3 каждый, В заявляемом устройстве в варианте фиг.бв, п.3. 4, 5, C значение параметра т искусственно увеличено до нуля, т.е. к концу предыдущего цикла считывания непосредственна примыкает начало следующего цикла считывания. При v 2" 0 всегда имеет место перекрытие лишь двух циклов работы

03V (перезаписи и считывания), каждый из которых выполняется в последовательные отрезки времени длительностью to/2.

Определим соотношение между тактовым периодом работы устройства в режиме считывания (to) и в режиме записи (тд). При и = М1 в поточный процессор БПФ эагружаN1 ется в течечие времени Т = то N1— точечный массив комплексных отсчетов, порождаемых отражениями от одного элемен1ч1 та дальности, а зд ВРемл Тобщ, = Lmax M ТО

ПРОИСХОДИТ ЗаГРУЗКа LmaxN1 ОтСЧЕтОВ, СаатBQTcTBóK>ùèõ отражением от Lmax элементов дальности. составляющих Bclo дистанцию, При этом период зондирования Тл = (max гд, где rq — интервал разрешения по дальности.

Как видно из фиг.3, для нормальной работы устройства необходимо выполнение условия

1830496 откуда находим

10 то<М z„.

Т1= где

С вЂ” 1прио=0

С приц 0, v=

/ С вЂ” 1приц=0

С ttpttq 0,. (14) 40

Totttit. = LT1 ИТи. (12) 1 для фиг.ба, б

0 для фиг.бв, (13) Nt

Тобщ. = Lmax — zo < Н1 zo = NtLmttxzp, (10)

Пусть быстродействие поточного процессора БПФ определяется величиной zo = 2 тд, соответствующей значению

M=2.

Тогда при выполнении устройством Nточечного БПФ, где N > Nt, переключение

ОЗУ с режима считывания в.режим перезаписи и обратно должно происходить с периодом zo/2 =- гд, т.е, быстродействие ОЗУ должно вдвое превышать быстродействие поточного процессора БПФ. Выпускаемые промышленностью микросхемы ОЗУ для большинства используемых на практике значений интервалов разрешения по дальности обладаю требуемым быстродействием.

Как видно из фиг.б, время затрачиваемое на преобразование N-точечного массива операнд. соответствующих отражением от одного элемента дальности, равно:

1 +13+ для фиг.6а, б (11) (v+1)T для фиг.бв, Общее время, затрачиваемое на преобразование массива, операнд, соответствующих отражением от L элементов дальности, равно из (12) находим допустимое число обрабатываемых элементов дальности

45 где (Ь J — целая часть Ь, а значение Т1 рас- 50 считывается по формулам (1), (8), (9). (11).

Таким образом, при увеличении требуемого числа доплеровских каналов с N1 до N, количество стробируемых элементов дальности сокращается с Lmax до величины L, 55 расчитываемой по формуле (13).

На фиг.7 и 8а приведены соответственно направленный граф и временные диаграммы работы устройства для значений Н = 2 и Nt = 22 (it > = 2, С =- 2, q = 1, М = 2), позволяющие проследить формирование циклов считывания и перезаписи.

Жирными линиями на фиг.7 очерчены ветви

"бабочек", участвующих в формировании входных отсчетов "бабочек" на последней итерации, На фиг,8,б и 8,в изображены соответственно структурные электрические схемы поточного процессора БПФ и блока перестановки отсчетов с указанием величин задержек, включенных слева и справа от переключателей П, Выходные отсчеты устройства снимаются после начала цикла считывания (C2 с выходов первого каскада (АУ1) паточного процессора БПФ.

Рассмотрим работу олока управления 9, структурная электрическая схема которого приведена на фиг.4, . В блоке управления формируются сигналы, синхронизирующие работу всего устройства, а также последовательность тактовых импульсов с периодом зондирования Тп, поступающи:-. на модулятор РЛС, Схема блока управления содержит ряд счетчиков числа импульсов, работающих

tto moda, где а — од ли из переменных параметров„известный заранее для каждого заданного значения Й =- M ", Л = С k+ q, хранящийся в ПЗУ 34. Адресным кодом для

ПЗУ 34 служит значение параметра Я, а в ячейках памяти для каждого заданного

Л.хранятся следующие константы (значения а): q>NtT (вычисляется по ф.9), 3 (см, ф.13), u =-ч+ 1, т (см, ф.7),!з(см. ф,8), О(см, ф,1), у =1п+"

Принципиальная схема счетчика по переменному moda содержит собственно счетчик импульсов, текущие состояния А ко-. торого сравниваются в схеме сравнения с кодом числа а, поступающим на ее второй информационный вход с соответствующего выхода ПЗУ 34. При А = а на выходе схемы сравнения формируется выходной сигнал счетчика по глоба, который сбрасывает последний в нулевое состояние, после чего его цикл работы повторяется.

1830496

5

20

Рассмотрим формирование управляющих сигналов, обеспечивающих работу устройства в режиме записи.

ГИД 25 генерирует последовательность импульсов с периодом следования гд, равным интервалу разрешения по дальности, которые поступают на управляющие входы

АЦП 11 и заводятся на вход цепи, содержа,цей включенные последовательно счетчики по,mod (27) и modN (35, 36), Выходной

Тп рд сигнал счетчика по modN>, снимаемый с выхода схемы сравнения 36, поступает на счетный выход триггера 37, на выходах которого (Ш1 и Ш2) формируются импульсы, поступающие соответственно на управляющие входы адресных и информационных коммутаторов 18, 14 и 19, 15, а,также, через схемы 20 и 21<, íà входы выборки кристалла (CSj ОЗУ 16i и 17i, подготавливая последние к работе в режимах записи и считывания, При этом нулевой потенциал на выходе триггера 37, обеспечивает включение соответствующего ОЗУ в режим записи и коммутацию Hà его адресный вход соответствующего адреса записи, хранящегося в ПЗУ 49, а единичный потенциал на том же выходе триггера 37 обеспечивает включение того же ОЗУ в режим считывания и коммутацию на его адресный вход считывающего адреса, Для формирования строба дальности используется схема сравнения 40, на первые и вторые информационные входы которой заводятся соответственно коды текущих состояний счетчика 27 и код числа

Lo, поступающий с РЛС и определяющий начальную координату строба дальности.

Выходной импульс схемы сравнения 36 устанавливает в нулевые состояния триггеры 26, 41, 52, 89, 90, счетчики 43, 46, 54, 63, 72, 91, 95, 96, 99 и в единичные состояния триггеры 61, 71, 80, Сигнал с выхода схемы сравнения 40 поступает на вход "1н триггера 41, опрокидывая его в единичное состояние приткотором разрешается прохождение через схему

И 42 выходных импульсов ГИД 25 на вход счетчика по тоб (счетчик 43, схема сравнения 44 и схема ИЛИ 45). Выходной импульс схемы сравнения 44 опрокидывает триггер

41 и счетчик 43 в нулевое состояние и поступает на вход счетчика по mod „„(счетчик

46, схема сравнения 47 и схема ИЛИ 48).

Адреса записи формируются с учетом следующих условий. ОЗУ 16 и 17 имеют

N адресные поля размером L х . Пусть адреса записи в ОЗУ 16: или 17 последовательности Й отсчетов эхо-сигналов, соответствующих отражениям от L стробируемых элементов дальности в N периодах зондирования представляются в виде трехмерных массивов и имеют кодовую структуру ISi, где I = 1,М вЂ” порядковый номер ОЗУ, I = 1.L u S = Т.N7M — соответственна строчная и столбцовая координаты ячейки памяти

i-го ОЗУ, Потребуем, чтобы N отсчетов, записанных в ячейках памяти ОЗУ с адресами ISi, соответствующие отражениям от i-го элемента дальности в N периодах зондирования, имели М-ично-инверсный по сравнению с естественным порядок следования.

Расположив в соответствующих ячейках памяти I-x ОЗУ М-ично-инверсную N-точечную последовательность отсчетов для любоro I =- const, легко определить порядковые номера j E i ОЗУ и столбцовые координаты

m Е S ячеек памяти, в ко1орых оказываются записаны отсчеты с естественным порядком следования.

В схеме заявляемого .устройства найденные для l = const адреса m, соответствующие S, хранятся в ПЗУ 49 в ячейках памяти с адресами ASI, а адреса J ОЗУ, в которых хранятся отсчеты с естественным порядком следования и, хранятся в ПЗУ 50 в ячейках памяти с адресами kn, где п = 1,N — код текущего состояния счетчика 35, подаваемый с выходов разрядных ячеек последнего (совместно с кодом параметра Я) на адресный вход ПЗУ 50.

Код адреса J представляет собой M-битовое слово, содержащее единицу в J-м разряде и нули во всех остальных разрядах.

Соответственно ПЗУ 50 имеет М выходов (Ш5).

Сигнал с l-го, i = 1,М, выхода ПЗУ 50 поступает через схемы ИЛИ 20i и 21l на входы выборки кристалла (CS) соответственно ОЗУ 16. или 17ь

Таким образом, в режиме записи в каждый дискрет времени происходит выборка одного определенного ОЗУ (16i или 17)), т.к, на первый вход схем ИЛИ (20i или 21i) с выхода триггера 37 поступает нулевой потенциал (в режиме считывания на указанном выходе триггера имеет место единичный потенциал, включающий все

ОЗУ соответствующей группы).

Для обеспечения работы ОЗУ в режиме записи необходимо также подать на их входы "запись-считывание" нулевой потенциал, который снимается с выхода той схемы

И (38 или 39), на вход которой с выхода триггера 37 поступают нулевой потенциал.

1830496

В режиме считывания потенциал на выходе той схемы И (38 или 39), на которую с триггера 37 поступает единичный потенциал, определяется уровнем сигнала, подаваемым на второй ее вход с выхода триггера 26, Этим обеспечивается в режиме считывания переключение ОЗУ в режим перезаписи, Рассмотрим работу блока управления в режиме считывания, Как отмечалось выше, в этом режиме в зависимости от задаваемого значения возможны три варианта временных диаграмм работы устройства, изображенные на фиг,6а,б,в.

Импульсы с выходов триггера 26, сдвинутые друг относительно друга на время го/2 = тд, поступают в блоки 30 и 31 формирования адресов перезаписи и счит