Устройство для деления чисел

Устройство для деления чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления чисел. Цель изобретения - сокращение аппаратурных затрат. Устройство содержит регистры 1-3 делимого, делителя и частного, блок 4 деления усеченных чисел, узел 5 коррекции частного, блок 6 кратных, мультиплексоры 7i-7s, вычитатели 81-85, блок 9 анализа, коммутатор 10, блок 11 управления. 6 ил., 3 табл.

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУбЛИК

ГОСУДАРСТВЕН.ЮЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОспАтент сссР) ОПИСАНИЕ ИЗОБРЕТЕ Н ИЯ

Ф \

I»

° » »

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4891693/24 (22) 18.12.90 (46) 30.07.93. Бюл. th 28 (71) Научно-исследовательский институт электронных вычислительных машин (72) А.А.Жалковский, А.А.Шостак и Л,Î.Шпаков (56) Авторское свидетельство СССР йЬ 1709352, кл. 6 06 F 7/52, 15.01.90, Авторское свидетельство СССР

hk 1783521, кл. G 06 F 7/52. 15.12.90. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

„„5U „„ I 830529 А1 (57) Изобретение относится к области вычислительной техники и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления чисел. Цель изобретения — сокращение аппаратурных затрат. Устройство содержит регистры 1-3 делимого, делителя и частного, блок 4 деления усеченных чисел. узел 5 коррекции частного, блок 6 кратных, мультиплексоры 7>-7б, вычитатели 8> — 8б, блок 9 анализа, коммутатор 10, блок 11 управления. 6 ил., 3 табл.

1830529

Изобретение относится к области вычислительной техники и может быть применено s быстродействующих а рифметических устройствах для выполнения операции деления чисел, Цель изобретения — сокращение аппаратурн ых затрат.

На фиг, 1 приведена структурная схема предлагаемого устройства для деления чисел для конкретного случая (при s=4); на фиг.

2 изображена функциональная схема блока анализа; на фиг. 3 изображена функциональная схема одного разряда коммутатора; на фиг. 4 изображена функциональная схема узла коррекции частнога при k=4; на фиг. 5 изображена функциональная схема блока кратных; на фиг. 6 изображена функциональная схема блока управления.

Предлагаемое устройство для деления чисел содержит (фиг. 1) регистр 1 делимого, регистр 2 делителя, регистр 3 частного, блок

4 деления усеченных чисел, узел 5 коррекции частного, блок б кратных, мультиплексоры 71 — 7s, вычитателя 8> — 85, блок 9 анализа, коммутатор 10 и блок 11 управления, вход 12 данных устройства, вход 13 синхронизации устройства, первый 14, второй 15 и третий 16 выходы блока 11 управления, первый 17 и второй 18 выходы блока анализа, выходы 19 регистра 1 делимого, выходы 20 старших разрядов регистра 1 делимога, выходы 21 регистра делителя, выходы 22 старших разрядов регистра 2 делителя, выходы 23 блока деления усеченных чисел, выходы 24 блока 6 кратных, выходы 251 — 255 мультиплексоров 71 75 соответственна, выходы 26> — 265 вычитателей 8 — 85 соответственно, выходы 27> — 27 знакового разряда вычитателей 8> — 85 соответственно.

Вход 12 данных устройства соединен с информационными входами первой группы коммутатора 10 и информационными входами регистра 2 делителя, выходы 22 старших разрядов которого соединены с входами делителя блока 4 деления усеченных чисел, входы делимого которого соединены с выходами 20 старших разрядое регистра 1 делимого, информационные входы которого соединены с выходами коммутатора 10, выходы 261-26е вычитателей 8 -85 соединены соответственно с информационными входами с второй па (s+2)-ю группу коммутатора

10, выходы 23 блока 4 деления усеченных чисел соединены с информационными входами узла 5 коррекции частного, выходы которого соединены с информационными вхОдами регистра 3 частного, синхровход которого соединен с входом 13 синхронизации устройства и с синхравхадами регистров 1 делимого и 2 делителя и блока 11 управления, первый 14, второй 15 и третий

16 выходы которого соединены с первым управляющим входом коммутатора 10, входом разрешения записи регистра 1 делимого и входом разрешения записи регистра 2 делителя соответственно, выходы 21 регистра 2 делителя соединены с входами блока 6 кратных, выходы 24 которого соединены с

10 информационными входами мультиплексоров 71-7s, управляющие входы которых соединены с выходами 23 блока 4 деления усеченных чисел, .выходы 19 регистра 1 делимага соединены с входами уменьшаемого

15 вычитателей 8>-85 входы вычитаемого которых соединены с выходами 25> — 255 мультиплексоров 7> — 7 соответственно, выходы 271 — 27 знаковых разрядов вычитателей 81 — 85 соединены с соответствующими

20 входами блока 9 анализа, первый выход 17 которого соединен с вторым управляющим входом коммутатора 10, а второй выход 18 соединен с управляющим входом узла 5 коррекции частного, Блок 9 анализа содержит (фиг. 2) пять элементов НЕ 28, четыре двухвходавых элемента И 29, два двухвходовых элемента

ИЛИ 30, трехвходовой элемент ИЛИ 31.

Один разряд коммутатора 10 содержит

30 (фиг. 3) элемент HE 33, пять трехвходовых элементов И 32, двухвходовой элемент И 34 и шестивходовой элемент ИЛИ 35.

Узел 5 коррекции частного содержит (фиг, 4) 4-разрядный комбинационный сум35 матор36.

Блок 6 кратных содержит (фиг. 5) семь комбинационных сумматоров 37.

Блок 11 управления содержит (фиг. 6) счетчик 38 и память 39 микрокоманд, 40 Рассмотрим функциональное назначение и реализацию основных узлов и блоков предлагаемого устройства для деления чисел, Регистры 1 делимого и 2 делителя предназначены для временного хранения двоичных кодов делимого (остатка) и делителя.

Регистр 1 делимого (n+1)-разрядный, из которых адин разряд расположен слева от запятой и и разрядов справа от запятой.

50 Регистр 2 содержит и разрядов, которые see расположены справа от запятой. В первом ъ такте деления в эти регистры загружаются двоичные коды делимого и делителя, которые являются правильными положительны55 ми дробями. Регистры 1, 2 могут быть реализованы на основе двухтактных синхронных DV-триггеров. Запись информации в регистры 1,2 производится по синхроимпульсу при наличии разрешающего потенциала на их V-входах, V-входы всех

1830529

+ z Y« z полн триггеров регистра объединены и подключены к выходу 15 блока 11 управления, а

V-входы всех триггеров регистра 2 объединены и подключены к выходу 16 блока 11 управления.

Регистр 3 частного предназначен для хранения частного и реализован в виде регистра с возможностью однотактного сдвига на k разрядов в сторону старших разрядов. Информационные входы его младших разрядов соединены с выходами узла 5 коррекции. Регистр 3 может быть реализован на основе двухтактных синхронных О-триггеров, причем выход i-готриггера (i=1,2,.„(m-k), где m — разрядность частного) соединен с информационным входом (!+М)-го триггера, Запись информации в регистр 3 производится синхроимпульсу, поступающему с входа 13 синхронизации устройства.

Блок 4 деления усеченных чисел предназначен для приближенного формирования в устройстве в течение одного такта k разрядов частного по значению. определенного числа старших разрядов делимого и делителя. Эти k разрядов частного могут формироваться с различной погрешностью о, например, с погрешностью величиной в одну или две до единицы младшего разряда, Погрешность <т может быть либо только положительной„либо только отрицательной, либо положительной и отрицательной и определяется по формуле.

ГДЕ Zk> е И Zk "ол" — ЗНаЧЕНИЯ -РаЗРЯДНОГО частного при делении соответственно усеченных и полноразрядных чисел.

Блок 4 деления усеченных чисел может быть реализован различными способами.

Так, при малых значениях k блок 4 деления усеченных чисел целесообразно разрабатывать по соответствующей таблице истинности либо в виде быстродействующего логического шифратора, либо в виде быстрой поисковой таблицы. реализованной на ПЗУ. При больших же значениях k более предпочтительной может оказаться реализация блока 4 деления усеченных чисел а виде быстродействующей матричной схемы деления, использующей методы с восстановлением или без восстановления остатков и всевозможные средства ускорения этих методов. Возможны и другие варианты реализации блока 4 деления усеченных чисел, например, в аиде совокупности малораэрядного узла формирования обратной величины

55 делителя и малоразрядного узла умножения.

Для определенности в дальнейшем предполагается, что на выходах 23 блока 4 k разрядов частного формируются с погрешностью -2 ñò 5 2. Можно показать, что в этом случае на вход делимого блока 4 должны поступать k старших разрядов делимого с выходов 20 регистра 1 делимого, а на вход делителя — k старших разрядов делителя с выходов 22 регистра 2 делителя.

Узел 5 коррекции частного предназначен для внесения, при необходимости, коррекции в значение k разрядов частного, сформированного в текущем такте на выходах 23 блока 4 деления усеченных чисел, которое, как отмечено выше, в некоторых случаях может отличаться от истинного значения k разрядов частного на одну или две единицы младшего разряда. И тогда в узле

5 коррекции осуществляется либо вычитание их значения k-разрядного частного значения одной или двух единиц младшего разряда, либо прибавление к значению kразрядного частного значения одной или двух единиц младшего разряда. Значение необходимой коррекции поступает с выхода

18 блока 9 анализа.

Блок 6 кратных предназначен для формирования кратных делителя. На фиг. 5 изображена функциональная схема блока 6 кратных для 17 кратных значений делителя, которые необходимы при k=4. Трех-, пяти-, семи-, девяти-, одиннадцати-. тринадцати- и пятнадцатикратные значения формируются на семи сумматорах 37. Остальные кратные формируются посредством монтажа.

Мультиплексоры 7 — 75 предназначены для коммутации на входы вычитаемого Bi — 8ü соответствующих значений кратных делителя. Приближенное значение k-разрядного частного на выходах 23 блока 4 является управляющим кодом, по которому на выходы 251-25ь мультиплексоров 7>-75 передаются значения произведений всех возможных при данной погрешности k-разрядных частных на делитель (кратных делителя). Причем на выходы мультиплексора с наименьшим порядковым номером передается наименьшее значение такого кратного, а на выходы мультиплексора с наибольшим порядковым номером— наибольшее значение такого кратного. Ниже в табл. 1 поясняется функционирование мультиплексоров 71 — 7ь для случая 8=4, иэ которой также видно. каким образом выходы 24 блока 6 кратных соединены с информационными входами мультиплексоров

71-75.

1830529

Вычитатели 8>-8g предназначены для вычитания из значения текущего остатка (делимого) различных значений кратного делителя. На выходах 26>-26 вычитателей

8>-86 формируются все возможные для принятой погрешности значения текущего остатка, одно из которых затем записывается через коммутатор 10 в регистр 1.делимого.

Блок 9 анализа по значению выходов

271-27 знаковых разрядов вычитателей

8>-8s формирует на выходе 18 значение коррекции для k разрядов частного, подаваемое на узел 5 коррекции частного, и унитарный код на выходе 17для управления коммутатором 10. На фиг. 2 приведена функциональная схема одного из вариантов реализации блока 9 для принятого значения

sM. Блок 9 может быть реализован самыми различными способами по табл, 2 истинности, приведенной ниже.

Коммутатор 10 предназначен для передачи информации на входы регистра 1 делимого с (з+2)-х направлений через соответствующие группы входов. Функциональная схема одного разряда коммутатора 10 для случая s=4 приведена на фиг. 3. Для его работы необходимо (s+2) управляющих входа. С выхода 17 блока 9 (а+1) разрядный. унитарный код управляет подачей информации с выходов 261-26 только в случае, если значение сигнала на выходе 14 блока 11 управления равно нулю. В противном случае информация в регистр 1.делимого поступает с информационного входа 12 данных устройства.

Блок 11 управления координирует работу узлов и блоков устройства при выполнении в нем операции деления двух чисел, Он может быть реализован различными методами, например, как показано на фиг, 6, на основе счетчика 38 и памяти 39 микрокоманд, Счетчик 38 накапливающего типа и

Предназначен для естественной адресации микрокоманд. Вход счета счетчика соединен с входом 13 синхронизации устройства.

В качестве памяти 39 микрокоманд может быть применена быстродействующая постоянная память емкостью Зб бит, где б— число тактов работы устройства. В самом начале работы устройства счетчик 38 устанавливается в исходное состояние, например, сбрасывается в ноль (на фиг, 6 цепь установки счетчика 38 в исходное состояние не показана).

Следует особо отметить, что нв все мультиплексоры 7>-7 и вычитатели 8 -8ь могут входить в состав предлагаемого устройства для деления чисел, В табл, 3 знаком

"*" помечены те узлы, которые должны входить в состав устройства при соответствую55 ботанного на выходах 23 блока 4, Рассмотрим конкретный пример. Пусть на выходах 23 блока 4 сформировалось kразрядное частное с погрешностью o-+ 1.

Тогда произведение истинного k-разрядноS

50 щих погрешностях определения к разрядов частного в блоке 4 деления усеченных чисел.

Устройство для деления работает следующим образом, Перед началом выполнения собственно деления счетчик 38 блока 11 управления устанавливается в исходное состояние, В регистр 1 и регистр 2 заносятся и-разрядный кодделимого(в и младших разрядов регистра 1, в старший разряд которого записывается ноль) и п-разрядный код делителя соответственно. Предполагается, что делимое и делитель — правильные положительные нормализованные дроби.

Процесс определения окончательного иразрядного частного состоит из w циклов, в каждом из которых формируется k двоичных разрядов частного (где w = )и/ "(— число

k-разрядных групп частного).

Каждый такт собственно деления начинается с определения k-разрядного частного в блоке 4 с погрешностью -2 <о < 2. На входы блока 4 поступает значение k старших разрядов делимого или остатка (один разряд слева от запятой, остальные — справа от запятой) и k старших разрядов делителя (все разряды расположены справа от запятой), Одновременно на выходах 24 блока 6 кратных формируются кратные делителя. Значение k-разрядного частотного, образованное на выходах 23 блока 4, является управляющим кодом для мультиплексоров 71 — 75. ПО этому коду на выходы 25> 25 мультиплексоров 71-7 передаются соответственно пять возможных, при заданной погрешности -2 <гг < 2, значений произведения kразрядного частного на делитель(или, иначе говоря, пять кратных делителя).

Далее на вычитателях 81-8ь происходит вычитание иэ значения делимого соответствующих значений произведений с выходов

25>-25, На выходах 26 -26 вычитателей

8> — 8 формируются пять возможных значений нового остатка, только одно из которых является истинным. Выбор правильного значения нового остатка осуществляется блоком 9 анализа по значению знаковых разрядов, поступающих на его входы с выходов 27>-27 вычитателей 81-8 соответственно. Сформированные на выходе 17 блока

9 управляющие сигналы управляют работой коммутатора 10. На выходе 18 блока получается кад коррекции част ого, по которому в узле 5 Осуществляется (если зто необходимо) коррекция-k-разрядного частного, выра1830529

Таблица 1 го частного на делитель появится на выходах 252 мультиплексора 7, а на выходах

27 -27ü знаковых разрядов вычитателей 818э сформируются значения соответственно

"0", "О", "1", "1" и "1"; по которым в блоке 9 анализа на его выходах 17>-175 (на выходе

17) образуются значения соответственно

"0", "1", "О", "0" и "О", а на выходах 181-18э (на выходе 18) — соответственно "1", "1" и "1" (см. табл. 2). При этом будет обеспечиваться передача через коммутатор 10 на входы регистра 1 правильного значения остатка с выходов 26 вычитателя 8, а в узле 5 будет осуществляться коррекция "-1" посредством прибавления к k-разрядному частному кода ",11...1 (младшие два разряда этого

k кода образованы выходами 182 и 18з блока

9, а старшие — выходом 181) и на его выходах сформируется точное значение k разрядов частного, В конце каждого такта с выходов коммутатора 10 в регистр 1 делимого записывается правильное значение нового остатка, а правильное значение k разрядов частного, поступающее с выходов узла 5 на информационные входы регистра 3 частного. записывается в k младших его разрядов, освобождаемых в результате сдвига в регистре 3 íà k разрядов в сторону старших разрядов.

Технико-зкономическое преимущество данного устройства для деления чисел в сравнении с устройством-прототипом состоит в меньшем количестве потребной аппаратуры, что приводит к сокращению потребаяемай мощности и повышению надежности, Формула изобретения

Устройство для деления чисел. содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, узел коррекции частного. коммутатор, (s+1).вычитателей (где s = 1,2,3...), блок анализа и блок управления, причем вход данных устройства соединен с информационными входами

35 первой группы коммутатора и информационными входами регистра делителя, выходы старших разрядов которого соединены с входами делителя блока деления усеченных чисел, входы делимого. которого соединены с выходами старших разрядов регистра делимого, информационные входы которого соединены с выходами коммутатора. информационные входы с второй по (s+2)íóþ группы которого соединены с выходами с первого по (s+1)- вычитателей, выходы знаковых разрядов которых соединены с первого по (s+1)-й входы соответственно блока анализа, выходы блока деления усеченных чисел соединены с информационными входами узла коррекции частного, выходы которого соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации и синхровходами регистров делимого и делителя и блока управления, с первого по третий выходы которого соединены соответственно с первым управляющим входом коммутатора, входом разрешения записи регистра делимого и входом разрешения записи регистра делителя, выход регистра делимого соединен с входом уменьшаемого первого вычитателя, второй управляющий вход коммутатора соединен с первым выходом блока анализа, второй выход которого соединен с управляющим входом узла коррекции частного, о тл и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, устройство содержит блок кратных и (s+1) мультиплексоров, при этом выходы регистра делителя соединены с входами блока кратных, выходы которого соединены с информационными входами мультиплексоров с первого по (э+1)-й, управляющие входы которых соединены с выходами блока деления усеченных чисел, выходы регистра делимого соединены с входами уменьшаемого с второго по (s+1)-й вычитателей, выходы с первого по (s+1)-й мультиплексоров соединены с входами вычитаемого соответствующих вычитателей.

1830529

Продолжение табл. 1

Таблица 2

Таблица 3

1830529

Продолжение табл. 3

1830529

1830529

Составитель А.Жалковский

Техред М, Моргентал Корректор Й. Шулла

Редактор С. Коляда

Производственно-издательский комбинат "Патент", г. Ужгород. ул.Гагарина, 101

Заказ 2522 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушскэя наб., 4/5