N-разрядный параллельный сумматор

N-разрядный параллельный сумматор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении легко тестируемых многоразрядных суммирующих схем. Целью изобретения является уменьшение длительности псевдоисчерпывающего тестирования параллельного сумматора, N- разрядный параллельный сумматор содержит mk-разрядных (k N) сумматоров 1, выходы 2 переноса сумматоров, группу из (т -1) двухвходовых сумматоров 3 по модулю два, тестовый вход 4 сумматора, тестовые выходы. 5. входы 6 суммирования операндов, вход 7 переноса, выходы 8 суммы . N-разрядный параллельный сумматор позволяет сократить время контроля суммирующих схем псевдослучайными наборами и может быть эффективно использован для построения контроле-пригодных цифровых блоков. 1 ил. Ч«г Ё

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ((9) (IJ) (sx)s G 06 F 7/50, 11/26

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ,- -лЯизИЧ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ твт .Р(К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4929201/24 (22) 18.04.91 (46) 15.08.93. Бюл. М 30 (71) Киевский политехнический институт им.

50-летия Великой Октябрьской социалистической революции (72) А,М,Романкевич, В.В.Гроль и О.А.Пет. лин (56) Корнейчук В.И., Тарасенко В.П., Мишинский Ю.Н. Вычислительные устройства на микрод (емах, Справочник, Киев, Техника, 1986, рис. 2.19в, стр. 245.

Корнейчук В.И., Тарасенко В.П., Мишинский Ю.Н. Вычислительные устройства на микросхемах, Справочник, Киев, Техника, 1986, рис. 2 19б, стр. 245. (54) N-РАЗРЯДНЫЙ ПАРАЛЛЕЛЬНЫЙ

СУММАТОР

Изобретение относится к области автоматики и вычислительной техники и может быть эффективно использовано при организации псевдослучайного тестирования многоразрядных суммирующих схем.

Целью изобретения является уменьшение длительности интервала времени псевдоисчерпывающего тестирования параллельного двоичного. сумматора.

На чертеже представлена структура Nразрядного параллельного сумматора., N-разрядный параллельный двоичный сумматор содержит группу из mk-разрядных двоичных сумматоров 1 (й - m k), выход 2 переноса каждого из которых (кроме m-го сумматора 1) подключен к первому входу (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении легко тестируемых многоразрядных суммирующих схем, Целью изобретения является уменьшение длительности псевдоисчерпывающего тестирования параллельного сумматора, Nразрядный параллельный сумматор содержит mk-разрядных (k < N) сумматоров

1, выходы 2 переноса сумматоров, группу из (и) - 1) двухвходовых сумматоров 3 по модулю два, тестовый вход 4 сумматора, тестовые выходы.5, входы 6 суммирования операндов, вход 7 переноса, выходы 8 суммы. N-разрядный параллельный сумматор позволяет сократить время контроля суммирук)щих схем псевдослучайными наборами ф и может быть эффективно использован для построения контроле-пригодных цифровых блоков. 1 ил. соответствующего двухвходового сумматора 3 по модулю два группы. Второй вход каждого из сумматоров 3 группы связан с тестовым входам 4 лврвллельного сумматора. При этом выход 5 l-го (i = 1, m - 1) сумматора 3 группы из (m - 1) двухвходовых сумматоров 3 по модулю два подсоединен одновременно к входу переноса (i + 1)-го сумматора 1 группы и к соответствующему тестовому выходу 5 параллельного сумматора. Входы 6 каждого из сумматоров 1 группы являются входами суммирования операндов. Вход 7 первого сумматора 1 группы является входом суммирования внешнего переноса N-разрядного параллельного сумматора. Выходы 8 каждого из сумматоров 1

1833В65 группы являются выходами суммы N-разрядного параллельного сумматора.

Предлагаемый сумматор функционирует в двух режимах; первый — системный режим (выполнение функции суммирования системных операндов), второй — тестовый режим (проведение проверки правильности функционирования N-разрядного параллельного сумматора).

Рассмотрим работу N-разрядного параллельного сумматора в системном режиме. На входе 4 оператором с пульта управления устанавливается потенциал, соответствующий уровню логического нуля.

При этом сум латоры 3 группы выполняют

/ функции повторителей сигналов с выходов

2 соответствующих сумматоров 1 группы.

На входы 6 параллельного сумматора поступают N-разрядные (Й = m . k) двоичные операнды, а на выходах 8 формируется

N-разрядная сумма (на выходе 2 последнего сумматора 1 группы формируется сигнал переноса). Выходы 5 И-разрядного параллельнага сумматора не используются как информационные.

В тестовом режиме на входы 4, 6 и 7

N-разрядного параллельного сумматора поступают стимулирующие воздействия с выходов генератора псевдослучайных последовательностей, а выходы 5, 8 и 2 под. ключаются к входам многоканального сигнатурного анализатора. В результате при проведении псевдослучайного тестирования проверка N-разрядного параллельного сумматора сводится к параллельной и независимой проверке mk-разрядных двоичных сумматоров 1, что уменьшает время псевдо-. исчерпывающего тестирования N-разрядного параллельного сумматора, Параллельная и независимая проверка mkразрядных сумматоров 1 обеспечивается следующим свойством сумматора по моду.,лю два; при подаче на один из входов двухвходового сумматора 3 по модулю два псевдослучайной последовательности (т.е. последовательности двоичных сигналов с вероятностью появления Рпсп 0,5 единичного (нулевого) сигнала) вероятность появления единичного (нулевого) сигнала на выходе сумматора по модулю два будет также равна 0,5 .

Рсм2 = Рпсп + Рс 2Рпсп Рс, где РсМ2, Рсс, Рс — вероятности появления единичного сигнала на выходе двухвходового сумматора по модулю два, выходе генератора псевдослучайных последовательностей и в системной последовательности сигналов, поступающих на второй вход двухвходового сумматора по модулю два в тестовом режиме, соответственно.

5 Так как Рпсп = 0,5, то Рсмг - 0,5+

+Рс — 2 0,5 Рс-0,5

Следствие: сигналы на выходе сумматора по модулю два являются статистически независимыми ог системных сигналов при подаче на один из его входов псевдослучайной последовательности, Таким образом, технико-экономическая эффективность заявляемого N-разрядного параллельного сумматора по сравнению с прототипом определяется уменьшением длительности псевдоисчерпывающего тестирования за счет того, что при проведении процедуры псевдослучайного тестирования проверяемый параллельный сумматор разбивается на группу двоичных сумматоров меньшей разрядности, тестируемых параллельно и независимо друг от друга.

С наибольшей эффективностью можно использовать заявляемый N-разрядный параллельный сумматор для организации самотестирования комбинационных схем, входящих в состав БИС и СБИС, где наибольшее распространение нашли методы компактного тестирования, Формула изобретения

N-разрядный параллельный сумматор, содержащий группу из m К-разрядных двоичных сумматоров (причем N = m К), первый и второй информационные входы которых

35 соединены с входами соответствующих разрядов первого и второго слагаемого сумматора, выходы результата которого соединены с выходами суммы всех К-разрядных двоичных сумматоров группы и переноса m-го К-разрядного двоичного сумматора группы, вход переноса первого

К-разрядного двоичного сумматора группы соединен с входом переноса сумматора, о тл и ч а ю шийся тем, что, с целью уменьшения длительности псевдоисчерпывающего тестирования, сумматор содержит группу сумматоров по модулю два, причем выход

i-го сумматора по модулю два (где i = 1, 2, .„, m - 1) соединен с входом переноса (i + 1)-ro

К-разрядного двоичного сумматора группы . и с l-м тестовым выходом сумматора, выход переноса i-го К-разрядного двоичного сумматора группы соединен с первым входом

i-ro сумматора по модулю два группы, второй вход которого соединен с тестовым входом сумматора.

1833865

Составитель А.Романкевич

Техред M.Ìîðãåíòàë Корректор M.Ïåòðîâà

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, yn,Гагарина, 101

Заказ 2686 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5