Устройство для программной реализации переключательных схем

Устройство для программной реализации переключательных схем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для программного управления технологическим оборудованием. Цель изобретения - повышение надежности за счет исключения ложных срабатываний триггера . Устройство для программной реализации переключательных схем содержит триггер состояния 1, блок проверки на четность 2. блок определения конфигурации диаграмм 3, включающий ячейку памяти 4. мультиплексор 5, блок подсчета числа ответвлений диаграммы 6, три элемента И-НЕ 7-9. Устройство позволяет автоматизировать процесс программной реализации переключательной схемы. 3 ил. сл с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ

6д (21) 4879665/24 (22) 19.07.90 (46) 23.08.93. Бюл. М 31 (71) Научно-исследовательский электротехнический институт Научно-производственного объединения "ХЭМЗ" (72) В.И.Галяпа, А.И.Мариночкин, А.С.Смирнов и А.В.Сухарев (73) Научно-исследовательский электротехнический институт Научно-производственного объединения "X3M3" (56) Авторское свидетельство СССР

N. 610104, кл.G 06 F 7/00, 1975.

Авторское свидетельство СССР

М 813413, кл. G 06 F 7/00, 1978.

„„5U„„1836679 АЗ (54) УСТРОЙСТВО ДЛЯ ПРОГРАММНОЙ

РЕАЛИЗАЦИИ ПЕРЕКЛЮЧАТЕЛЬНЫХ

СХЕМ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для программного управления технологическим оборудованием. Цель изобретения — повышение надежности за счет исключения ложных срабатываний триггера. Устройство для программной реализации переключательных схем содержит триггер состояния 1, блох проверки на четность 2, блок определения конфигурации диаграмм 3, включающий ячейку памяти 4, мультиплексор 5, блок подсчета числа ответвлений диаграммы б, три элемента И вЂ” HE

7 — 9. Устройство позволяет автоматизировать процесс программной реализации переключательной схемы. 3 ил.

1836679

Изобретение относится к автоматике, в частности, к программному управлению технологическим оборудованием.

Цель изобретения — повышение надежности за счет исключения ложных срабатываний.

На фиг, 1 представлена функциональная схема устройства для программной реализации переключательных схем; на фиг. 2 — пример лестничной диаграммы; на фиг, 3 — временная диаграмма работы устройства, Устройство для программной реализации переключательных схем (фиг.1) содержит триггер 1. блок проверки на нечетность

2, блок определения конфигурации диаграммы 3, включающий ячейку памяти 4, мультиплексор 5, блок подсчета числа ответвлений диаграммы 6, первый 7, второй 8 и третий 9 элементы И-HE.

В процессе вычисления нулевое значение выхода триггер состояния может принимать в двух случаях:

1. При проверке аргумента. имеющего

"ответвление. справа", если действительное значение этого аргумента совпадает со значением аргумента, указанного на лестничной диаграмме при наличии стробирующего сигнала и значение триггера состояния перед проверкой аргумента имело единичное значение, 2, При проверке аргумента, не имеющего "ответвление справа", если действительное значение этого аргумента противоположно значению аргумента, указанного на лестничной диаграмме перед проверкой стробирующего сигнала и выход триггера состояния перед проверкой аргументной имело единичное значение, Устройство работает следующим образом.

В качестве примера для пояснения процесса вычисления используется переключательная схема, приведенная в виде лестничной диаграммы на фиг. 2 и временная диаграмма по фиг, 3. Для любой переключательной схемы вычисление ведется в следующем порядке: вычисление начинается с аргумента, расположенного в верхней левой части схемы лестничной диаграммы. содержащего программный сигнал установки триггера состояния по первому стробирующему сигналу t в единичное состояние (фиг. 2 аргумент XI). Наличие программного сигнала установки триггера состояния в единичное состояние по первому стробирующему сигналу обеспечивает начальное условие вычисления логической цепочки, Затем проверяются последовательно все аргументы, расположенные на этой же ступени лестничной диаграммы, до ближайшего ответвления от аргумента "справа вниз".

При наличии ответвления "справа вниз" опускается на следующую ступень лестничной диаграммы вниз и продолжает вычисление по этой ступени, начиная с крайнего левого аргумента и т.д, После проверки аргумента, имеющего только ответвление

"справа вверх" поднимаемся на верхнюю ступеньку лестничной диаграммы и продолжаем вычисление в том же порядке, как описано выше, Все аргументы пронумерованы в порядке вычисления, Ответвление "справа вниз" обозначены стрелками справа от аргумента Х5, Х8, Х1.1, ответвление "справа вверх" обозначены стрелками справа от аргументов Х8, Х11, Х12, Для определения конфигурации лестничной диаграммы при вычислении используются также ответвления "слева вниз", Эти ответвления обозначены стрелками слева от аргументов Х2, Х4, Х11.

В начале вычисления триггера 1 принудительно по первому стробирующему сигналу устанавливается в единичное состояние. В процессе вычисления последовательно по шагам для каждого аргумента переключательной схемы на первый вход блока проверки на нечетность 2 подается сигнал "ответвление справа", на второй—

"значение аргумента. указанного на лестничной диаграмме" и на третий — действительное состояние аргумента. Если для какого-либо аргумента "действительное состояние аргумента не совпадает с значением аргумента, указанного на лестничной диаграмме и сигнала "ответвление справа", нет, то на выходе блока проверки на нечетность 2 появляется сигнал, который в сочетании с четвертым стробирующим сигналом

t4 по второму входу третьего 9 элемента

И-НЕ устанавливает триггер 1 в нулевое состояние, Отсутствие сигнала "ответвление справа" при "нулевом" состоянии триггера 1 запоминается в ячейке памяти 4

"нулевые" сигналы с выхода триггера 1 и ячейки памяти 4 организуют работу мультиплексора 5 таким образом, что на первый выход мультиплексора 5 подаются сигналы

"ответвление слева вниз" в сочетании со вторым строблрующим сигналом tg, а на второй вход мультиплексора 5 подаются сигналы "ответвление справа вниз" в сочетании с третьим стробирующим сигналом ta. Сигналы выхода мультиплексора 5 подсчитываются в блоке подсчета 6, по входу "сложение" либо "вычитание", числа, ответвления

"справа вниз", и "слева вниз". Когда количество сигналов "ответвление справа вниз" превысит на единицу количество си(Ъалов

"ответвление слева вниз" на выходе блока

1836679 подсчета 6 поясняется сигнал, который в сочетании с первым стробирующим сигналом ti устанавливает триггер состояния 1 в единичное состояние.

Наличие сигнала "ответвление спрэва" при нулевом состоянии триггерэ состояния

1 запоминается в ячейке памяти 4. "Нулевой" сигнал с выхода триггера 1 и "единичный" выхода ячейки памяти 4 организует работу мультиплексора 5 таким образом, что нэ первый выход мультиплексора 5 подаются "ответвление справа вверх" в сочетании с вторым стробирующим сигналом tz.

Эти сигналы поступают соответственно на входы "сложение", либо вычитание блока подсчета числа ответвлений, Когда количество сигналов "ответвление справа вверх" превысит на единицу количества сигналов

"ответвление справа вниз" нэ выходе блока подсчета числа ответвлений 6 поясняется сигнал, который в сочетании с первым стробирующим сигнэлом t> устанавливает триггер состояния 1 в единичное состояние.

"Единичный" выход триггера состояния 1 с его прямого выхода запрещэет работу блока подсчета числа ответвлений 6. После проверки всех аргументов реализуемой переключэтельной схемы значение выхода триггера состояния 1 ("1" или "0") снимается с выхода устройства.

Сравнение заявляемого устройства с устройством-прототипом показывает, что заявляемое устройство обладает техническим преимуществом, т.е. позволяет автоматизировэть процесс прогрэммной реализации переключательной схемы, Формула изобретения

Устройство для программной реализации переключательных схем, содержащее блок проверки на нечетность, триггер, ячейку памяти, мультиплексор и блок подсчетэ числа ответвлений диаграмм, причем первый информационный вход устройства сое5

20 динен с информационным входом ячейки памяти, первым входом блока проверки на нечетность и первым информационным входом мультиплексора, первый и второй управляющие входы которого соединены соответственно с выходом ячейки памяти и прямым выходом триггера, первый выход устройства соединен с прямым .выходом триггера, первый и второй выходы мультиплексора — с входами сложения и вычитания блока подсчета числа ответвлений диаграмм. о т л и ч а ю щ е е с я тем, что. с целью повышения надежности за счет исключения ложных срабатываний, оно содержит три элемента И вЂ” НЕ, причем первый, второй и третий информационные входы устройства соединены соответственно с вторым, третьим и четвертым информационными входами мультиплексора, прямой выход триггера — с рээрешающим входом блока подсчета числэ ответвлений диаграмм, выход которого соединен с первым входом первого элемента

И-НЕ, второй вход которого соединен с входом принудительной установки триггера ус25 тройства, первый стробирующий вход которого соединен с первым входом второго элемента И-НЕ, второй вход и выход которого соединены-соответственно с выходом первого элемента И-НЕ и единичным вхо30 дом триггера. инверсный выход которого соединен с входом разрешения записи ячейки памяти и вторым выходом устройства, второй и третий стробирующие входы которого соединены с первым и вторым синхровхода35 ми мультиплексора, нулевой вход триггера соединен с выходом третьего элемента ИНЕ, первый вход которого соединен с выходом блока проверки нэ нечетность. второй и третий входы которого соединены с четвер40 тым и пятым информационными входами устройства, четвертый стробирующий вход которого соединен с вторым входом третьего элемента И вЂ” НЕ.

1036679

Составитель В,Галяпа

Техред М.Моргентал Корректор M.Êåðåöìàí

Редактор

Заказ 3020 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям и ри ГКНТ СССР

11ЗОЗБ, Москва, Ж-35, Раувская наб., 4/5

Производственно-издательский комбинат Патент", г. Ужгород. укГагарина, 101