Устройство для тестового контроля логических узлов

Устройство для тестового контроля логических узлов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной цифровой техники и может быть использовано для контроля функционирования цифровых узлов и блоков с проверкой их работоспособности при оптимальных (граничных) значениях входных уровней воздействующих сигналов и проверкой оптимальных (граничных) значений уровней выходных сигналов, Целью изобретения является расширение номенклатуры контролируемых узлов и блоков и расширение функциональных возможностей устройства. Обеспечивается проверка ОК с элементами любых серий (ТТЛ, ЭСЛ, КМОП и др.) и в любых их сочетаниях, а также обеспечивается проверка в любом канале устройства выходных уровней логических сигналов ОЕ в статическом режиме на любом тестовом наборе путем изменения входного логического уровня в канале до появления в этом канале несравнения (или сравнения) реакции ОК данного канала с значением эталонного разряда тестового воздействия. 2 з.п. ф-лы, 10 ил., 3 табл. СО с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si>s G 06 F 11/26

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) 1 !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4945071/24 (22) 13.06.91 (46) 30.08.93. Бюл. М 32 (71) Специальное конструкторское бюро Гомельского завода радиотехнологического оснащения (72) В,И,Амбалов, И.Я,Тырин, А.Г,Пугач и И.В.Еськов (56) Авторское свидетельство СССР

М 1302284, кл. G 06 F 11/26. 1984, Авторское свидетельство СССР

ЬЬ 1278857, кл. G 06 F 11/26, 1984, (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЛОГИЧЕСКИХ УЗЛОВ (57) Изобретение относится к области вычислительной цифровой техники и может быть использовано для контроля функционирования цифровых узлов и блоков с проверкой их работоспособности при оптимальных

Изобретение относится к области вычислительной цифровой техники и может быть использовано для контроля функционирования цифровых узлов и блоков с проверкой их работоспособности при оптимальных (граничных) значениях входных уровней воздействующих сигналов и проверкой оптимальных (граничных) значений уровней выходных сигналов.

- Целью изобретения является расширение номенклатуры контролируемых узлов и блоков и расширение функциональных возможностей за счет ориентации дополнительных режимов контроля, На фиг.1 приведена функциональная схема автоматизированной системы тестового контроля; на фиг.2 — блок сопряжения; на фиг,3 — блок синхронизации; на фиг,4—. Ж „1837297 Al (граничных) значениях входных уровней воздействующих сигналов и проверкой оптимальных (граничных) значений уровней выходных сигналов, Целью изобретения является расширение номенклатуры контролируемых узлов и блоков и расширение функциональных возможностей устройства.

Обеспечивается проверка ОК с элементами любых серий (ТТЛ, ЭСЛ, КМОП и др.) и в любых их сочетаниях, а также обеспечивается проверка в любом канале устройства выходных уровней логических сигналов ОЕ в статическом режиме на любом тестовом наборе путем изменения входного логического уровня в канале до появления в этом канале несравнения (или сравнения) реакции ОК данного канала с значением эталонного разряда тестового воздействия, 2 э.п. ф-лы, 10 ил„3 табл. блок памяти команд; на фиг.5 — регистр кода задержки; на фиг.б — блок коммутации; на фиг,7 — функциональная схема компаратора; на фиг.8 и 9 — временная диаграмма работы блока синхронизации при значении кода задержки анализа реакции ОК, равным; на фиг.10 — временная диаграмма работы блока синхронизации при значении кода задержки анализа реакции ОК, отличного от g..

Устройство (фиг.1) содержит блок задания тестов и обработки реакции 1, блок 2 сопряжения, дешифратор 3 адреса, блок 4 синхронизации, блок 5 памяти команд, регистр 6 кода задержки, регистр 7 управления режимами, регистр 8 пуска, регистр 9 состояния, блок 10 коммутации, компараторы 11 — 11П, входной буфер 12 кодовых пачек

1837297

50

55 (и — число входов/выходов контролируемого блока).

Блок 2 сопряжения (фиг.2) содержит блок 13 согласующих делителей, шинные формирователь 14, 15, дешифратор 16 адреса, блок 17, блок 18 инверторов, регистр

19 адреса, элементы ИЛИ-НЕ 20 и 21, элементы 22 и 23 НЕ, элемент 24 задержки, элемент ИЛИ 25, элемент И вЂ” НЕ 26, элемент

И 27.

Блок 4 синхронизации (фиг.3) содержит элемент 28 И вЂ” ИЛИ вЂ” НЕ, 0-триггеры 29 — 30, счетчик 35 тактовых импульсов синхронизации, регистр 36 сдвиговый, формирователь

37 тактовых импульсов, блок 38 нагрузочных резисторов, элементы И 39 и 40, генератор 41 тактовый, элементы 42, 43 и 44 НЕ, элементы ИЛИ 45, И-НЕ 46 и 47 элементы, элемент ИЛИ вЂ” НЕ 48, резисторы 49 и 50.

Блок 5 памяти команд (фиг.4) содержит формирователь 51 адресов микрокоманд, оперативное запоминающее устройство (ОЗУ) 52 — 52 микрокоманд, регистр 53 микрокоманды, регистр 54 перезаписи, регистр

55 адреса микрокоманды. буферы передачи данных 56 — 59 ОЗУ.60 трассы адресов микрокоманд, счетчик 61> — 61у адресов ОЗУ тестовых реакций, элементы НЕ 62 — 65.

Регистр 6 кода задержки (фиг.5) состоит из параллельного счетчика 66, О-триггера

67, элементов ИЛИ 68 — 70, НЕ 71 — 73, элемента ИЛИ-НЕ 74, элементов И 75 и 76.

Блок 10 (фиг.6) каналов содержит мультиплексор 77, 03У 78 коммутации каналов, ОЗУ 79 тестовых воздействий, ОЗУ 80 потенциально-импульсное, ОЗУ 81 маски каналов, ОЗУ 82 тестовых реакций, регистр 83 коммутации каналов, регистр 84 тестового воздействия, регистр 85 потенциально-импульсный, регистр 86 маски каналов, буфер

87 чтения тестовых реакций, буфер 88 чтения коммутации каналов, буфер 89 чтения тестового воздействия, схему 90 сравнения, схему 91 запрета сравнения в каналах, переключатель 92 потенциально-импульсный, Dтриггер 93 диапазона уровней, стабилизатор 94 опорного напряжения nepeoro диапазона уровней, стабилизатор 95 опорного напряжения второго диапазона уровней, стабилизатор 96 смещения уровней, элементы 97 и 98 ИЛИ. элементы НЕ 99 и 100.

Каждый из и (драйверов) — компараторов (где n — число каналов устройства) содержит элемент 101 задержки с блоком 102 элементов И, перемычки 103 и 104, регистр .105, элемент И 106, ОЗУ 107 кодов уровней, блок 108 потенциального согласования резисторов смещения (входных уровней ЦАП), ЦАП 109, резистор 110 опорного напряжения ЦАП, резистор 111 смещения уровня

ЦАП операционный усилитель 112, двуполярный эмиттерный повторитель 113, двунаправленные транзисторные ключи, 114 — 116, входной двуполярный истоковый повторитель 117, компаратор 118, элементы

HE 119 — 122, транзисторы 123 и 124, 12 согласующие резисторы 125 и 126, резисторы

127 — 141.

Блок задания тестов и обработки реакции 1 предназначен для ввода информации в блок 5 памяти команд, в регистр 7 управления режимами работы устройства, в регистр 8 пуска устройства, для записи в блок

10 тестовых наборов, каждый из которых включает в себя одновременно коммутацию каналов входами-выходами, тестовое воздействие, содержащее входные воздействия на ОК и эталонную информацию для сравнения с реакцией ОК, установку каналов в потенциальные или импульсные режимы и маску каналов, для записи в (драйверы) компараторы 11 — 11 значений кодов входных уровней логических "0", "1" и диапазона этих уровней, а также для ввода из блока 5 памяти команд трассы тестовых наборов (последовательности выборки адресов ОЗУ

52 — 52 микрокоманд), адреса тестового набора и адреса ОЗУ тестовых реакций, из регистра 9 состояния — причину останова программы контроля (ПК) ОК, из блока 10 каналов — тестовых реакций ОК на тестовые воздействия, коммутацию каналов и тестовое воздействие на ОК, при любом останове

ПК, в качестве блока задания тестов и обработки реакции используется стандартный вычислительный комплекс на базе ЭВМ с организацией обмена информацией с внешними устройствами по магистральному параллельному интерфейсу (МПИ). Внешняя магнитная память вычислительного комплекса используется для длительного хранения ПК.

Блок 2 сопряжения (фиг.2) обеспечивает обмен информацией ЭВМ вычислительного комплекса 1 ПО МПИ с соответствующими абонентами (блоками и регистрами) устройства. МПИ, соединенный с первым входом блока 2, состоит из 16 двунаправленных линий сигналов АДОΠ— АД15 (АДРЕС-ДАННЫЕ), и однонаправленных линий сигналов управления обменом: BY (выбор устройства), ОБМ (синхронизация обмена), ДЗП (запись данных); ДЧТ (чтение данных), УСТ (установка), ОТВ (ответ устройства). Остал ьные линии. МПИ в блоке 2 не используются, передача сигналов "1" (логическая 1) по линиям сигналов АДОΠ— АД15 осуществляется напряжением низкого уровня, а передача сигналов "0" (логический О) напряжением высокого уровня, активным

1837297

1 ают на элемент ИЛИ НЕ. Если адрес с

BM принадле>кит адресу одного из абонентов устройства, то в одном или нескольк 1х старших разрядах дешифрированного адреса на выходе регистра 19 буде присут- 35 с твовать "1", при этом на выходе элемента

20 установится сигнал "0", По завершению з писи в регистр 19 адреса абонента ЭБМ с имает адрес с линий АДОΠ— АД15 и арган изует обмен информацией с абонентом че- 40 рез формирователь 14 по шине данных (ШД) с вместно с сигналами ДЗП или ДЧТ s зав симости от направления обмена инфорацией с абонентами устройства, сигналы

ЗП и ДЧТ с шинного формирователя 15 45 передаются на дешифратор 3 для страбиров ния в нем адресов абонентов и собираютс по ИЛИ на элементе 25, Сигнал "0" с в хода элемента 20, проходящий через элеент НЕ 23, и сигнал с выхода элемента 25, 50 пооступая на входы элемента И вЂ” НЕ 26, форируют на выходе элемента 26 сигнал ОТВ, означающий окончание цикла обмена с

ВМ, СИГНАЛ "1" с выхода элемента 23, разованный сигналом "0" с выхода элеента 20, и сигнал ДЧТ. поступа ощие на ады элемента И 27, образуют на его выхосигнал "1", который используется для пеключения шинного формирователя 14 на ! ередачу информации абонента с ШД на ействующим) значением для сигналов упавления обменом является сигнал "0", Для беспечения согласования распрастранеия сигналов в линиях МПИ эти линии подлючены к блоку 13 согласующих делителей ипа К314НР1, Дешифратор 16 при поступении на его входы сигналов старших разядов адреса с шинного формирователя 14 сигнала "BY" через элемент HE 22 с шиного формирователя 15 обеспечивает деифрацию старших разрядов адреса бонента. С выходов дешифратора 16 через лок 17 нагрузочных резисторов для откры х коллекторов дешифратора 16 и через лок 18 инверторав дешифрированные сигалы поступают на регистр 19, где савместо с сигналами адресов младших разрядов, оступающих с шинного формирователя 14; поминаются па переднему, задержанноу элементом 24, фронту сигнала ОБМ с инного формирователя 15. Сброс адреса в егистре 19 производится па его входу "!" нятием сигнала ОБМ при завершении диночного цикла обмена, В качестве дефратора 16 применено постоянное запа1нающее устройство (ПЗУ). С выхода гистра 19 дешифрированный адрес по не адреса (ША) поступает на блок 3 и мпараторы 111 — 11n, Кроме того старшие азряды адреса с вь1хода регистра 19 посту5

3ВМ. ШД имеет связь с блоками 5 и 10 с компаратора 11.111 и с регистрами 7, 8 и 9, Формирование сигнала СБР (сброс), передаваемого на блоки 4, 5, 10, компаратора

11 — 11п и регистр 6 для приведения их в исходное состояние осуществляется элементам ИЛИ вЂ” HE 21 приходящими на его входы сигналами УСТ с МПИ и HY (начальная установка) с регистра 8 пуска.

Дешифратср 3 адреса применяется для стробирования адресов, поступающих с регистра 19 блока " па ИА v«формирования на выходе дешифратора в соответствии с этими адресами под управлением стробирующих сигналов ДЗП или ДЧТ, поступающих с алака 2. соответственна сигналов записи информации в блоки 5., 10, компаратары 11—

11» и регистры 7, 8 M сигналов чтения информации из блоков 5, 10 и из регистра 9, а также для формировачия ряда вспомогательных сигналов для управления в блоке 5 буферами 56-59 передачи данных, для упрасления в блоке i0 буферами 87 — 89 передачи данных и для управления в блоке 10 буферами передачи данных, входящих в состае 03У 78-82.

Блок 4 синхронизации (фиг,3) используется для формирования последовательностей тактовых импульсов ТИ1 — ТИ8, обеспечивающих работу устройства при проверке OK a соответствии с временными диаграммами (фиг. 8, 9 и 10), На временных диаграммах показаны действующие значения TNl — ТИ8 на выходе формирователя 37, равными "0", а с.грелками обозначены действующие значения фронтов ТИ1 — ТИ8 так же по агношению к выходам формирователя

37.

Временная диаграмма (фиг.8 и 9) образуется формирователем 37 на ПЗУ (соответствующим образом запрограммированным перед его установкой в блок) под управлением на его входах сигналов с выходов последовательного трехразряднога двоичного счетчика 35 из сигналов с выхода регистра

36 сдвига. Таблица программирования формирователя 37 не приводится, т,к. ее составление не представляет сложности исходя из поло>кений ТИ1 — ТИ8 на временной диаграмме и работы счетчика 35 и регистра 36.

Изменение состояния выходов счетчика 35 определяется счетом тактовых импульсов синхронизации (ТИС), поступающих на вход

"+1" счетчика 35 с выхода элемента "И" 76 регистра 6 и образуемых из — àêòîâûõ импульсов генератора (ТИГ), поступающих на вход элемента 76 блока 6 с выхода D-триггера 30, Изменение состояния выхода регистра

36 в цикле 1 и цикле 2 после запуска про1837297

20

55 граммы контроля определяется наличием

"1" на первом входе регистра 36 и ТИ5 на входе "С" регистра 36, поступающего с выхода блока 38 нагрузочных резисторов для открытых коллекторов формирователя 37, а в последнихдвух циклах- цикле F — 1 и цикле

F приходящим сигналом КПК (конец программы контроля) с блока 5 на третий вход регистра 36 и ТИ5 с блока 38 СДВИГ "1" и сигнала КПК определяется обратной связью первого и третьего выхода регистра 36 сдвига с соответствующими его вторым и четвертым входами. Формирование ТИ1-ТИ8 между циклом 2 и циклом F — 1 (циклы 3-F — 2) определяется статическим состоянием регистра 36, т.е. на первом и втором его выходах установлены сигналы "1", а на третьем и четвертом — сигналы "0". Временная диаграмма приведена при значении кода задержки сравнения (КЗС), равным О, соответственно время минимальной задержки сравнения T gq определяется выражением

Тмин = 3 Т, где Т вЂ” длительность периода ТИГ

Временная диаграмма (фиг.10) образуется "вырезкой" блоком 6 ТИС, поступающих на вход "+1" счетчика 35, всоответствии с заданным значением КЗС, На временной диаграмме показаны последовательно задержки сравнения на один и два периода

ТИГ. Время задержки сравнения (Тзс) при

КЗС отличным от 0 определяется выражением

Тзс = Тмин + (КЗС + 1) Т, где КЗС вЂ” число периодов Т, необходимое для задержки сравнения.

С выхода блока 4 ТИ1 передаются на блок 5, ТИЗ вЂ” на регистр 6 и блок 10, ТИ4— на блок 5, ТИ5 — на блок 10 и драйверы-компараторы 11-11п, ТИ6 — на блок 5 и 10, ТИ7— на блок 5. Внутри блока 4 используются

ТИ2, ТИ5 и ТИ8.

Генератор 41 вырабатывает импульсы типа МЕАНДР и передает их на вход С Dтриггера 30. Этот триггер по цепи обратной связи через элемент 39 обеспечивает деление импульсов генератора 41 на 2. С прямого выхода D-триггера 30 на выходе блока формируются ТИГ и передаются на регистр

6. Управление формированием ТИГ осуществляется 0-триггерами 29, 31 и 32, выходы которых соединены с входами элемента И

39, обеспечивая или запрещая обратную связь 0-триггеру 30. В исходное состояние блок устанавливается сигналом СБР с блока

2. При этом выходы счетчика 35 и регистра

36 устанавливаются в состояние "0", выход

D-триггера 29 (сигналом СБР через элементы 28, 42) — в состояние "1", выход 0-триггера 32 (сигналом СБР через элемент 45) — в состояние "1", выход D-триггера 31 — в состояние "0", кроме того по сигналу СБР через элемент 45 инверсные выходы D-триггеров 33, 34 принимают значение "1", Поступление "0" с выхода D-триггера 31 на элемент 39 разрывает обратную связь Dтриггера 30, чем запрещается формирование ТИГ с блока.

Запуск формирователя ТИГ осуществляется импульсным сигналом ЗПК (запуск программы контроля) с регистра 8 с уровнем

"1", при этом запишется "1" в D-триггер 31, чем обеспечивается обратная связь через элемент 39 — D-триггеру 30. Останов формирования ТИГ в процессе проверки ОК осуществляется при поступлении на блок либо сигнала ОПК (останов программы контроля) с блока 5, равным 1, либо при установленном сигнале РР1 (режим работы) 1 с регистра 7, равным 1. При этом любой иэ сигналов

ОПК или РР1 через элементы 28, 42 устанавливает на вход установки 0-триггера 29 "1", а приходящий ТИ2 фронтом Из "0" в "1" запишет в 0-триггер "0", чем разрывается обратная связь D-триггера 30 через элемент

39.

Кроме того останов формирования ТИГ обеспечивается поступающим "0" на эле. мент 39 с выхода D-триггера 32. Запись "0" в D-триггер 32 осуществляется сигналом "1" с выхода элемента ИЛИ вЂ” НЕ 48 на вход которого поступают либо сигнал СКК (сброс коммутации каналов) с драйверов-компараторов 11> —,11, с уровнем "0", либо по

ТИ2, приходящим через первые входы элементов И вЂ” НЕ 47 и 46 при наличии сигнала, НС (несравнение) на втором входе элемента

47 с блока 10, равным "0", сигналов РР2 (режим работы 2) с регистра 7 и PCP (разрешение сравнения) с блока 5, равными

"1", на втором и третьем входах элемента

46, либо по ТИВ с выхода элемента И 40 при наличии сигнала КПК с блока 5, поступающим через элемент НЕ 44 на другой вход элемента И 40.

Триггер 34 предназначен для запоминания сигнала СКК, поступающего на вход S

D-триггера 34 и передачи с его инверсного выхода уровнем "0" на регистр 9. D-триггер

33 служит для запоминания сигнала Н С, образованным по ТИ2 через элементы 47 и 46 при наличии разрешающих сигналов РР2 и

PCP на элементе 46, воздействием на вход

"3" 0-триггера 33. С инверсного выхода 0триггера 33 сигнал НС уровнем "0" передается на регистр 9. Кроме того на регистр 9 с выхода D-триггера 32 передается сигнал

ОП1 (останов программы 1), определяющий останов формирования ТИГ по сигналам

1837297

25

50 ЛИ НС, ИЛИ СКК, ИЛИ КПК, а с выхода

-триггера 29 передается сигнал ОП2 (остаов программы 2) по сигналу ОПК или по игналу РР1. Для продолжения ПК с региста 8 подается сигнал ЗПК (запуск програмы контроля). Этот сигнал устанавливает

ыходы D-триггеров 29, 31 и 32 В "1", а

-триггеры ЗЗ, 34 — В "0", что обеспечивает уск на продолжение работы ПК. Реэистоы 49 и 50 являются нагрузками для монтажого ИЛИ соответственно сигналов НС и

КК.

Блок 5 памяти команд (фиг.4) служит для ранения в ОЗУ 52> 52х, записываемых в ее, микрокоманд (где Х вЂ” количество элеентов ОЗУ, соответствующее разрядности микрокоманды), определяющих последоваельность выборки из блока 10 каналов тесовых наборов. Запись микрокоманд в ОЗУ

21 — 52x осуществляется сигналами записи с ешифратора 3, поступающими на входы W — вход записи) соответствующих элеменов ОЗУ. Данные о значениях разрядов икрокомандь| поступают поочередно по б разрядов с ШД из блока 2 через буфер

6 при разрешающем сигнале на его входе

Z с дешифратора 3 (EZ-вход разрешения, нимающий третье состояние с входов и

ыходов буфера 56). Адреса Hà ОЗУ 52>

2х при записи микрокоманд поступают с егистра 55, запись значений адресов B коорый осуществляется с ШД сигналом запии с дешифратора 3 по входу С при сигнале

РЗ (режим работы 3) с регистра 7. равным 1", определяющий снятие третьего состоя<ия выходов регистра 55 воздействием чеез элемент НЕ 64 на вход Е7 этого регистра установку в третье состояние выходов ормирователя 51 по входу ES.

Каждая микрокоманда, записываемая

ОЗУ 52 — 52х, содержит в своем составе код операции (КОП), адрес перехода или количество циклов (АЦП). КЗС, адрес тестоI

oro набора (АТН), КПК; ОПК и PCP. КОП пределяет формирование адреса следую цей микрокоманды. АПЦ определяет безсловный переход к любому адресу икрокоманды, или условный переход к наальному адресу групп микрокоманд, выдеяемых в качестве подпрограмм контроля

К, или условный возврат из подпрограмм, ли количество циклов (повторений) выранного участка адресов микрокоманд.

ТН определяет адрес тестового набора, ередаваемого на ОК из ОЗУ 78-81 блока

О, КПК, включаемый в последней микрокоанде ПК, осуществляет останов устройства по окончании проверки ОК. ОПК осуществяет останов ПК на той микрокоманде, в оторую он включен. РСР, равный 0 включается в те микрокоманды, при выполнении которых необходимо запретить останов ПК по несравнению (особенно это необходимо при выполнении установочных тестовых наборов, когда информация на выходе ОК может быть неопределенной).

Во всех остальных микрокомандах PCP присваивается значение, равное 1, формат И функциональное назначение разрядов микрокоманды приведены в табл.1, а соответствие кодов операции их функциональному назначению в табл.2.

С выхода ОЗУ 52> — 52, информация микрокоманды поступает на вход регистра 53 микрокоманд, запись которой осуществляется по ТИ4 через элемент 63 с блока 4. С выхода регистра 53 КОП и АПЦ поступают на входы формирователя 51 адресов микрокоманд, а запись в него КОП и АПЦ осуществляется по ТИ1, приходящим с блока 4 через элемент 62. АТН передается на вход буфера 57 и на блок 10, КПК вЂ” на блок 4 и регистр 9, КЗС вЂ” с инверсных выходов на блок б. ОПК и РСР переписываются по ТИ4 из регистоа 53 в регистр 54 перезаписи, чем обеспечивается их воздействие в соответствующих циклах временной диаграммы (фиг.8а и 8б). С выхода регистра 54 ОПК и

PCP поступают на блок 4 и регистр 9. Сброс регистров 53, 54 осуществляется по входам

Я сигналом СБР с блока 2.

Блок 5 также обеспечивает формирование адресов тестовых реакций (АТР) на ОЗУ

82 блока 10, для чего применен последовательный счетчик 611-61у для счета ТИ7 с блока 4 по входу "+1 со сбросом В "0" сигналом СБР, поступающим с блока 2 через элемент 65 на его входы R. В счетчике

61> — 61 предусмотрена запись с блока 2 по

ЩД начального адреса параллельным кодом сигналами записи, поступающими на входы W с дешифратора 3. С выходов счетчика 61 -61у АТР поступают на блок 10, на, вход буфера 59 и на вход ОЗУ 60 трассы адресов микрокоманд, где обеспечивают адресацию этого ОЗУ. ОЗУ 60 трассы обеспечивает запись и хранение трассы адресов микрокоманд, поступающих на вход данных

ОЗУ 60 и записываемых в нее по ТИб с блока

4, С выхода ОЗУ 60 трассы данные передаются на буфер 58. Буферы 57-59 данных обеспечивают соответственно передачу

АТН, данных трассы и АТР ОЗУ 82 по ШД на блок 2 и далее на ЭВМ при соответствующих сигналах чтения, поступающих на входы FZ с дешифратора 3, снимающих третье состояние выходов буферов.

Регистр б кода задержки (фиг,5) обеспечивает задержку сравнения ответной реакции ОК на воздействие тестового набора на

1837297

12 входы 0К, КЗС поступает с блока 5 в инверсном коде, на информационные входы параллельного счетчика бб. Поступающий с блока 4 ТИЗ, проходя через элемент ИЛИ 68 на вход разрешения параллельной записи I счетчика б, и передний фронт ТИЗ, задержанный элементом НЕ 71 и элементами

ИЛИ 70 и 69, поступающий на вход С счетчика, обеспечивают параллельную запись

КЗС в счетчик. Аналогично производится запись КЗС сигналом СБР с блока 2. Т.к. КЗС в блоке 5 равен О (сигнал СБР в блоке 5 сбрасывает регистр 53 в "О"), в счетчике 66 все разряды установятся в "1".. Кроме того сигнал СБР, проходя через элемент НЕ 72 и

ИЛИ вЂ” НЕ 74 устанавливает D-триггер 67 по входу установки Sвположение: :на прямом выходе в "1", на инверсном — "О", С прямого выхода сигнал "1", поступая на вход элемента И бб разрешает формирование нэ выходе этого элемента ТИС из поступающих на его другой вход ТИГ. С инверсного выхода сигнал "О" запрещает по входу разрешения последовательного счета E счетчика 66 последовательный счет импульсов, приходящих на его вход С. А также запрещает прохождение через элемент И 75 на вход С счетчика 66 ТИГ, поступающих на другой вход элемента 75 через элемент HE 73 с блока 4.

В таком положении регистр 6 будет находиться как после воздействия сигнала

С6Р, так и. при записи в счетчик 66 КЗС, равным О. B счетчике будет записано максимальное число, при котором на его выходе переноса Р будет установлен сигнал "1", последняя будет удерживать через элемент

ИЛИ 74 D-триггер 67 сигналом "О" по входу

"3" s устойчивом состоянии (на прямом выходе "1", на инверсном — "0"), При записи КЗС в счетчик 66 отличным от О на выходе P счетчика возникает сигнал

"О", который через элемент ИЛИ 74 установит "1" на входе "3" D-триггера 67. Задний фронт ТИЗ, воздействуя на вход С О-триггера 67. установит прямой выход 0-триггера

67 в "0", а инверсный выход в "1", при этом сигнал "0", поступая на элемент И 76 запретит формирование ТИС, а сигнал "1" разрешит счет импульсов счетчиком 66 и прохождение ТИГ через элемент И 75 и далее через элемент ИЛИ 69 на вход C счетчика 66, что обеспечивает счет ТИГ счетчиком

66, Т.к. в счетчик 66 запись КЗС инверсна, то при досчете ТИГ образуется задержка сравнения реакции ОК, как это показано на фиг.9. При максимальном числе в счетчике

66 на его выходе Р образуется "1", чем прекращается отработка времени задержки

15

30

45

50 сравнения и разрешается выработка ТИС на блок 4, Регистр 7 управления режимами представляет собой 3-х разрядную регистровую память, записываемых в нее с ШД блока 2 сигналом записи с дешифратора 3, значений сигналов РР1, РР2, РР3. С выхода регистра 7 сигнал РР3 поступает на блок 5, а сигнал РР1 и РР2 на блок 4, Сигнал РР1, равным "О", обеспечивает в устройстве непрерывный режим выборки тестовых наборов иэ блока 10. при значении, равным "1"—

ШАГОВЫЙ. Сигнал РР2, равньй "1", обеспечивает останов ПК по несравнению, при значении, равным "О" — запрет останова по несравнению. Сигнал РР3, равный "1", определяет выборку адресов ОЗУ 521 — 52, с регистра 55 при загрузке в ОЗУ 521-52х микрокоманд с ЭВМ, равным "О" — с формирователя 51.

Соответствие информационных разрядов регистра 7 и режимов работы устройства приведены в табл.3.

Регистр 8 пуска предназначен для выра5 ботки сигнала НУ (начэльной установки) и сигнала ЗПК с передачей их соответственно на блок 2 и блок 4. Реализуется регистр.. на формирователях одиночных импульсов,запускаемых наличием сигнала с дешифратора 3 и значения "1" в соответствующем разряде данных, поступающих по ШД с блока 2 при одиночном адресном обмене

ЭВМ.

Регистр 9 состояния применяется для опознования причин останова ПК ОК по поступающим на его входы сигналам ОП1, ОП2, НС. СКК с блока 4 при их значении, равными "О", и сигналов ОПК, КПК с блока 5, равными "1", а также для чтения состояния сигнала РСР, поступающего на вход регистр

9 с блока 5. Для чтения информации регистра 9 на его вход поступает сигнал чтения с дешифратора 3 адреса, при этом снимается третье состояние выходов регистра и информация с регистра поступает по ШД на блок 2 и далее на ЭВМ.

Блок 10 коммутации (фиг,б) обеспечивает запись, хранение и передачу тестовых наборов и реакций ОК соответственно на компараторы 11 -11л и на вычислительный комплекс 1, Запись информации о коммутации каналов, тестовых воздействиях, установке потенциальных или импульсных режимов каналов и маски каналов тестовых наборов, поступающих с ШД из блока 2, производится соответственно в ОЗУ 78, ОЗУ 79, ОЗУ. 80 и ОЗУ 81 сигналами записи, поступающими с дешифратора 3. Адреса на

ОЗУ 78 — 81 при загрузке тестовых наборов в эти ОЗУ с 3ВМ поступают через регистр1837297 ультиплексор 77 с ШД из блока 2, Запись дресов в регистр-мультиплексор 77 осущетвляется сигналом записи, проходящим с ешифратора 3 через элемент ИЛИ 97 на ход записи С при соответствующем сигнае переключения на входе Т регистра-мульиплексора с дешифратора 3. С выходов

ЗУ 78 — 81 информация тестовых наборов оступает на входы регистров 83-86. Заись тестовых наборов в эти регистры осуествляется по ТИЗ с блока 4, проходящим ерез элемент НЕ 99. Запись АТН, приходяих с блока 5 при работе ПК, осуществляется по ТИ5 с блока 4. поступающим на вход

С регистра-мультиплексора через элемент

ЛИ 97.

Установку выходов регистров 84 — 86 в остояние "0" осуществляется сигналом

БР с блока 2, а регистра 83 коммутации аналов — сигналом СКК с драйверов-компааторов 11> — 11л или сигналом СБР через лемент ИЛИ 98. С выхода регистра 83 инормация о коммутации каналов (КК) постуает на драйверы-компараторы и на вход уфера 88. обеспечивающего чтение инфорации о коммутации каналов текущего тесового набора. Информация тестового оздействия с регистра 84 поступает на втоой вход переключателя 92, на третий вход оторого поступает информация с регистра

5. При значении "0" разрядов информации регистра 85 через переключатель 92 будет ередаваться информация тестового набов с регистра 84, при значении любого разяда (любых разрядов), равный "1", на

ыход переключателя по этим разрядам (каалам) будут передаваться сигналы кодовых ачек ПЧК, поступающих на первый вход ереключателя 92 с буфера 12 (по остальым каналам будет передаваться информаия тестового воздействия). С выхода ереключателя 92 информация тестового оздействия (ТВ) поступает на драйверыомпараторы.

Кроме того информация о тестовом возействии поступает на вход схемы 90 сравения и на вход буфера 89, выход которого оединен с ШД для передачи текущего знаения тестового воздействия на блок 2 сиг алом чтения с дешифратора 3.

Схема 90 сравнения обеспечивает сравение поступающих на ее вход информации естовых воздействий с регистра 84 с инормацией тестовых реакций (TP) с драйвеов-компараторов. С выхода схемы 90 еэультат сравнения поступает на второй ход схемы 91 запрета сравнения, на перый вход которой поступает информация с егистра 86 о разрешении передачи резуль, ата сравнения в каналах при значении раз5

55 рядов, равными "1" и запрета передачи результата сравнения — при значении разрядов, равным "0". Все выходы каналов в схеме 91 объединены в монтажное ИЛИ, С выхода схемы 91 сигнал НС при несравнении СВ разрешенных каналах сравнения передается на блок 4.

Запись тестовых реакций в ОЗУ 82, поступающих на ее первый вход по линии TP

С КОМПаратОрОВ 111-11л, ОСущЕСтВЛяЕтСя ПО

ТИ6 приходящих с блока 4 на второй вход

ОЗУ 82. Адреса для записи тестовых реакций поступают на третий вход ОЗУ 82 по линии ATP с блока 5, Передача информации о тестовых реакциях с выхода ОЗУ 82 по ШД на блок 2 производится через буфер 87 по сигналу чтения, поступающего на вход буфера, с дешифратора 3.

Стабилизатор 94 опорного напряжения первого диапазона уровней, стабилизатор

95 опорного напряжения второго диапазона уровней и стабилизатор 96 смещения уровней обеспечивает питающее напряжение высокой стабильности для ЦАП компараторов 11i-11п.

Переключение опорных напряжений, вырабатываемых по линии 1, осуществляется выходными сигналами D-триггера 93, прямой выход которого, равным "0", включает стабилизатор 94, а инверсный — равный "0", стабилизатор 95. С объединенных выходов стабилизаторов 94 и 95 опорное напряжение передается на драйверы-компараторы 11>-11л. Запись информации "0" или "1" в D-триггер 93 осуществляется с ШД из блока 2, сигналом записи с дешифратора

3, поступающим через элемент НЕ 100 на вход С D-триггера 93.

Стабилизатор 96 вырабатывает напряжение смещения, равным 58, которое с его выхода по линии передается на компараторы 11 — 11л, чем обеспечивается работа ЦАП в компараторах сигналами с уровнями ТТЛ, поступающими на информационные входы

ЦАП, Стабилизаторы 94, 95 и 96 выполнены по классической схеме параметрического стабилизатора с преобразованием напряжения+20 B в регулируемое напряжение на выходе стабилизатора 94 в пределах от 6 до

10 В, на выходе стабилизатор 93 — от 9 до 15

В, чем обеспечивается регулировка выходных логических уровней компараторов 11i11п на первом диапазоне в пределах от минус 5 до плюс 5 В с шагом 40 мВ, на втором диапазоне — от минус 10 до плюс 10

В с шагом 80 мВ.

Компараторы 11 — 11n каналов осуществляют коммутациию каналов устройства входами-выходами, запись и хранение ко15

1837297

16 дов уровней и формирование в соответствии с этими кодами уровней "0" и "1" в каналах, установленных выходами для воздействия на входные контакты ОК и в каналах, установленных входами для сравнения с сигналами "0" и "1", поступающих с выходных контактов ОК, а также обеспечивают формирование тестовой реакции ОК для передачи на блок 10. В устройстве применяются компараторы (по числу каналов устройства), каждый из которых (фиг.7) может быть установлен как входом, так и выходом.

ОЗУ 107 кодов уровней с организацией

4ХВ БИТ обеспечивает запись, хранение и выборку четырех, восьмиразрядных кодов уровней для входных и выходных сигналов

"0" и "1". При записи кодов уровней двуразрядный адрес на ОЗУ 107 поступает на его входы по ША с блока 2, При коде адреса "00" производится запись кода уровней входного сигнала "0", при коде "01" — входного сигнала "1", при коде "10" — выходного сигнала "0" и при коде "11" — выходного сигнала "1". Данные кодов уровней поступают по

ШД с блока 2 на вход "0" ОЗУ 107, а запись их осуществляется сигналом записи с дешифратора 3, приходящим на вход записи "

" ОЗУ 107 через элемент И 106 при разрешающем сигнале на другом входе элемента

106 с инверсного выхода регистра 105. Разрешение записи кодов уровней в ОЗУ 107 обеспечивается записью "1" в регистр 105, которая, поступая на его вход С с ШД из блока 2 записывается сигналом записи с дешифратора 3, Для максимального использования разрядов ШД драйверы-компараторы организуются в группы по 16 драйверов-компараторов (по числу разрядов ШД), что обеспечивает запись в регистры 105 16-ти драйверов-компараторов одним сигналом записи с дешифратора 3 в каждой группе компараторов. Запись "1" или "0" в регистр 105 данного канала, а также и в других каналах, обеспечивает как индивидуальное так и одновременное групповое программирование входных и выходных уровней "0" и "1" любого количества каналов, что обеспечивает проверку ОК с любыми индивидуальными или смешан-ными уровнями входных и выходных сигналов "0" и "1". Сигналом СБР с блока 2 регистр 105 устанавливается в запрещающее положение записи кодов уровней в ОЗУ

107, Выборка кодов уровней из 03У 107 осуществляется двухразрядным адресом на ее входах AR, Младший разряд адреса выбирается 1-м разрядом информации тестового воздействия соответствующему i-му номеру

15

40

50 пряжение 01 через резистор 110 и напряжение 02 смещения уровня ЦАП через резистор 111. Резистор 111 обеспечивает

35 канала, приходящим с блока 10 по линии ТВ через перемычку 103, элемент 101 задержки и через перемычку 104 на младший вход AR.

Старший разряд адреса выбирается 1-м разрядом информации коммутации каналов (разрядом, аналогичным разряду информации тестового воздействия), поступающим с блока 10 по линии КК на старший вход AR, Соответственно при значении I-го разряда информации коммутации канала, равным

"0", из ОЗУ 107 будут выбираться коды уровней входных сигналов "0" и "1", при значении "1" — выходных сигналов "0" и "1", а поступающее значение i-го разряда информации тестового воздействия, равным "0", определяет выборку кода уровня "0", равным 1 . 1

Элемент 101 задержки, имеющий в своем составе прямое включение первого входа и первого выхода в блок 102 элементов

И, в котором вход первого элемента И соединен с вторым входом блока 101, а выход первого элемента И блока 102 с вторым выходом блока 101 и т.д„обеспечивает регулировку задержки переключения разряда информации тестового воздействия из "0" в

"1" и из "1" в "0" на входе AR ОЗУ 107.

Регулировка задержки позволяет получить разброс переключений выходных сигналов

"0" и "1" на выходе канала в пределах времени задержки распространения сигнала через один логический элемент И. Регулировка задержки осуществляется переключением перемычки 103 к второму входу элемента 101, переключением перемычки

104 к второму и т.д. выходу элемента 101 и включением дополнительных перемычек, в зависимости от числа включаемых в задержку сигнала элементов И блока 102, исходя из максимальной задержки, полученной в одном из компараторов 111 †1 при, подключенных перемычках 103, 104 соответственно к первому входу и первому выходу элемента 101.

С выхода ОЗУ 107 код уровней поступает через блок 108 резисторов смещения входных уровней LlAfl на первый вход ЦАП, на второй и третий входы которого поступают с блока 10 соответственно опорное нарегулировку выходных напряжений ЦАП— регулировку шага выходных напряжений.

Резистор 111 совместно с блоком 106 осуществляют смещение уровней для входных сигналов ЦАП, что обеспечивает согласование управления ЦАП с поступающими на первый вход ЦАП сигналами "0" и "1" с уровней ТТЛ, Разнополярные токи на выходе

18

17

1837297

30

ЦАП, в зависимости от значения кода уровня напря