Устройство для сопряжения микропроцессора с системной шиной

Устройство для сопряжения микропроцессора с системной шиной

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)л G 06 F 13/00

ЮЕ ПАТЕНТНОЕ

CCP

CP) АНИЕ ИЗОБРЕТЕНИЯ

1 Ц»

° l: °

ОМУ СВИДЕТЕЛЬСТВУ (1) 4850202/24 (2) 12.07.90 (б) 30.08,93. Бюл. ¹ 32 (1) Харьковское научно-производственное бьединение по системам автоматизироанного управления

2) С.Е. Баженов, Н.П. Бла года рн ы й, И.Однокозов, О,А,Сизоненко, Г,Н.Тионькин, С.Н,Ткаченко, В.В.Топорков

В,С,Харченко

6) Авторское свидетельство СССР

748402, кл. 6 06 F 13/00, 1978.

Авторское свидетельство СССР

1188747, кл, G 06 F 13/18, 1985.

54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ИКРОПРОЦЕССОРА С СИСТЕМНОЙ ШИОЙ

7) Изобретение относится к вычислительой технике и может быть использовано для опряжения шестнадцатиразрядного микопроцессора с комплексами технических редств для локальных информационно-упавляющих систем с повышенной произвоительностью, Цель изобретения — расшиение области применения и повышение

ыстродействия устройства. Сущность иэоретения состоит в том. что устройство поИзобретение относится к вычислительой технике и может быть использовано для с опряжения шестнадцатиразрядного микопроцессора с комплексами технических редств для локальных информационно-упавляющих систем с повышенной произвоительностью, где взаимосвязь устройств существляется через интерфейс типа И 41 интерфейс локального управления (сисемную шину, управление которой может —

ÄÄ5UÄÄ 1837299 А1 зволяет организовать обмен информацией разрядностью в 1 байт между микропроцессором и внешними устройствами по системной шине и организовать обмен информацией разрядностью в два байта между микропроцессором и внешними устройствами по локальной шине. Кроме того, устройство сопряжения позволяет осуществлять программное управление приоритетами запросов прерывания, обеспечивает работу системы в реальном масштабе времени; при работе по системной шине обеспечивается локальный режим и режим разделения времени. Указанные свойства устройства обеспечиваются эа счет введения новых конструктивных элементов — системного генератора, блока памяти, ведущего программируемого контроллера прерываний, таймера, генератора пуска-останова, схем формирования готовности и внутренней готовности. контроллера управления обменом в локальной шине, приемопередатчика локальной шины, приемопередатчика старшего байта системной шины, блока памяти коммутации, коммутатора сигналов, элементов И, ИЛИ, НЕ, И вЂ” НЕ и др. и соответствующих связей. 3 з.п, ф-лы, 24 ил. быть предоставлено поочередно двум и более задатчикам, и локальную шину, используемую только одним задатчиком для обмена информацией с исполнителем).

Целью изобретения является расширение области применения и повышение быстродействия устройства, На фиг,1, 2. 3 приведена функциональная схема. устройства; на фиг.4 — состав системной шины; на фиг.5 — состав локальной

1837299

10

15 шины; на фиг.7, 8 — функциональные схемы соответственно блока формирования сигнала внутренней готовности, блока формирования готовности и блока формирования интерфейсных сигналов; на фиг,9 — компоновка системы нэ базе заявляемого устройства.

На фиг.10, 11, 12 поясняется порядок программирования таймера. На фиг,13, 14(а-,е) приведены временные диаграммы работы таймера в различных режимах; на фиг.15 — типы операций обмена данными между микропроцессором и программируемыми контроллерами прерываний; на фиг.15, 17 — схема, поясня ющая функционирование программируемых контроллеров прерываний в режиме опроса и в режиме автоматической ротации приоритетов; на фиг.18 —,24 — временные диаграммы работы заявляемого устройства.

На фиг,1, 2, 3 показаны системная шина

1 с вводами-выводами 1.0 — 1,51, локальная шина 2 с вводами-выводами 2.1-2,70, блок

3 формирования внутренней готовности с первого по седьмой входами 3.1 — 3.7, первым и вторым выходами 3.8, 3,9, регистр 4 конфигурации с первого по третий управляющими входами 4.1-4.3 и с первого по восьмой выходами 4,4-4.11, таймер 5, ведущий программируемый контроллер 6 прерываний (ВПКП) с первого по пятый управляющими входами 6.1-6.5, с первым и вторым выходами 6,6, 6.7, подчиненный программируемый контроллер 7 прерываний (ППКП) с первого по шестой управляющими входами

7.1-7,6 и управляющим выходом 7,7, блок 8 памяти, контроллер 9 управления обменом по локальной шине (КУОЛШ) с первым 9,1 и вторым 9,2 входами, первым управляющим входом 9 3, с первого по четвертый 9,4 — 9.7 управляющими выходами, контроллер 10 управления по системной шине (КУОСШ) с первого по третий управляющими входами

10.1 — 10.3 и с первого по седьмой 10,4 — 10.10 выходами, регистр 11 фиксации кода типа цикла обмена, регистр 12 адреса с первого по двадцать первый выходами 12.1 — 12.21, регистр 13 адреса системной шины (РАСШ), приемопередатчик 14.1 младшего байта системной шины (ПМСШ), приемопередатчик

14.2 старшего байта системной шины (ПССШ). приемопередатчик 14.3 локальной шины 2, блок 15 формирования готовности с первого по шестой входами 15.1 — 15,6 и первым и вторым выходами 15,7, 15.8, блок

16 формирования интерфейсных сигналов с первого по четвертый управляющими входами 16,1 — 16.4, информационным входом

16.5, первым, вторым и третьим управляющими выходами 16,6-16.8. первый и второй

50 двунаправленные шинные формирователи

17, 18, шинный формирователь 19 адреса выборки подчиненного контроллера (ШФА), генератор 20 пуска-останова, генератор 21 импульсов, системный генератор 22, содержащий с первого по пятый входы 22.1 — 22,5, блок 23 памяти коммутации, дешифратор 24 адреса обмена, первую и вторую группы

25,1, 25.2 элементов НЕ, переключатель 26, с первого по пятый элементы ИЛИ 27 — 31, с первого по шестой элементы И 32 — 37, с первого по девятый элементы НЕ 38 — 46, элемент 47 неравнозначности, элемент И вЂ” НЕ

48, коммутатор 49 сигналов, сопрягаемый микропроцессор 50 с первого по шестой управляющими входами 50,1 — 50.6, первым и вторым управляющими выходами 50,7, 50.8, адресно-информационной шиной 50.9, управляющей шиной 50.10.

Системная шина 1 {СШ) (фиг,4) содержит разряды, по которым передаются следующие сигналы в отрицательной логике:

А15 — АΠ— разряды адресной шины (входы-выходы 1.0 — 1.15);

Д7 — ДΠ— разряды шины данных (входывыходы 1,16 — 1,23):

ЧТН вЂ” разряд сигнала чтения из запоминающих устройств (вход-выход 1.24);

ЗАП вЂ” разряд сигнала записи в запоминающее устройство (вход-выход 1,25);

ПРМ вЂ”. разряд сигнала приема информации с внешнего устройства (вход-выход

1.26);

ВДЧ вЂ” разряд сигнала выдачи информации на внешнее устройство (вход-выход

1,27);

ЗДМ7 — ЗДМ1 — разряды сигналов запросов доступа с CLLI (входы-выходы 1.281.34);

РДМ7 — РДМ1 — разряды сигналов разрешения доступа с СШ (входы-выходы 1.351.41);

TKT — разряд сигнала тактовой частоты в системной шине 1 (вход-выход 1,42);

УСТ вЂ” разряд сигнала начальной установки генератора 20 пуска-останова 20 (вход-выход 1,43);

ОТ — разряд сигнала ответа устройства, работающего с микропроцессором (вход-выход 1.44), ЗПР7 — ЗПР1 — разряды сигнала запросов прерывания (входы-выходы 1.451.51).

Локальная шина 2 (ЛШ) (фиг,3) состоит из следующих разрядов (в положительной логике);

LA19-LAO — разряды адресной шины (входы-выходы 2,1-2.20);

LD15-LDO — разряды шины данных (входы-выходы 2.21-2.36);

1837299

ST2 — STO — разряды сигналов определеия типа цикла обмена (входы-выходы 2.37.39);

INTR5 — INTRO — разряды входов запроов прерывания (входы-выходы 2.40 — 2,45);

ВНЕ/ST7 (вход-выход 2.46) — разряд гнала разрешения передачи по старшей оловине канала данных 15 — 08/(сигнал соояния;

AIOWC — разряд опережающего сигнаа записи в устройство ввода-вывода 2,47);

AWC — разряд опережающего сигнала аписи в память (вход-выход 2,48);

1OWC — разряд сигнала записи в устройво ввода-вывода (вход-выход 2.49);

MWTC — разряд сигнала записи в паять (вход-выход 2,50);

MKDC — разряд сигнала считывания из амяти (вход-выход 2.51);

IOKC — разряд сигнала считывания из усойства ввода-вывода (вход-выход 2.52);

INTA — разряд сигнала разрешения преывания (вход-выход 2.53);

ХАСК вЂ” разряд сигнала готовности к обену устройства, адресуемого по локальной ине (вход-выход 2.54);

DT/R — разряд сигнала управления рвотой шинных формирователей (вход-выход

55);

DEN — разряд сигнала перевода в высс Т коимпендансное состояние выходных клюей и приемопередатчиков (вход-выход ,56);

RESET — разряд синала установки нааального состояния микропроцессора 50 ход-выход 2.57);

LOCK — разряд сигнала блокировки говности ЛШ к обмену (вход-выход 2.58); также неинтерфейсные сигналы:

ТАКТ вЂ” тактовая частота микропроцесора 50 (вход-выход 2.59);

СТРОБ (СТРОБ) — сигнал фиксации адеса (вход-выход 2.60);

ЛОК/СИСТ, ЛОК/СИСТ вЂ” разряд сигнаа цикла обмена по ЛШ/ по СШ (вход-выход .61);

САСШ вЂ” разряд сигнала выдачи адреса а СШ; (вход-выход 2.62);

БЛОК вЂ” разряд сигнала блокировки ход-выход 2.63, порождающий формироание сигнала LOCK (JlLLI), во время выполения микропроцессором команды с рефиксом LOCK и в первом цикле INTA;

ГЛШ вЂ” разряд сигнала готовности устойства JlLLI (вход-выход 2.64), активный ровень сигнала разрешает завершение иклов обмена данными между микропроессором и внутренними регистрами устойства, блоком 8 памяти и устройствами опряжения по ЛШ;

ГСШ вЂ” разряд сигнала готовности устройств СШ (вход-выход 2.65); активный уровень сигнала разрешает завершение циклов обмена данными между микропроцессором и устройствами, сопрягаемыми по СШ;

СИС вЂ” разряд строба выдачи исполнительного сигнала на системную шину (входвыход 2,66). Активный уровень сигнала разрешает выдачу исполнительного сигнала на соответствующую линию связи СШ;

ОБЗУ вЂ” разряд сигнала обращения к блоку 8 памяти (вход-выход 2.67). Активный уровень сигнала формируется при обращении микропроцессора к памяти с заданным интервалом адресов и является сигналом выборки встроенного блока 8 памяти, ТЕСТ вЂ” разряд сигнала готовности устройства, опрашиваемого командой WAIT микропроцессора 50 (вход-выход 2.68);

ПСШ вЂ” разряд сигнала прерывания от устройств СШ (вход-выход 2.69) (выходной сигнал подчиненного программируемого контроллера прерываний, обслуживающего запрос прерывания от устройств, сопрягаемых по CLU);

ГВР— разряд сигнала готовности внутренних регистров и блока 8 памяти (вход-выход 2.70) (сигнал имеет активный уровень при обращении микропроцессора к внутренним регистрам устройства, блоку 8 памяти и в циклах INTA, используется для формирования сигнала ГЛШ).

Блок 3 формирования внутренней готовности (фиг,6) содержит первый и второй триггеры 51, 52, первый — третий элементы

И вЂ” Н Е 53 — 55, элементы Н Е 56, 57.

Блок 15 формирования готовности (фиг.7) содержит триггер 58, коммутатор 59, элементы 60, 61 ИЛИ вЂ” Н Е, элемент 62 задержки, элементы 63, 64 НЕ.

Блок 16 формирования интерфейсных сигналов (фиг.8) содержит переключатели

65, 66, коммутатор 67, элемент ИЛИ 68, элемент 69 ИЛИ вЂ” НЕ, элемент И 70, элемент 71 задержки, элемент НЕ 72.

Выходы регистра 13 адреса системной шины (см. фиг.1, 2, 3 соединены соответственно с нулевого по пятнадцатый входами системной шины, Выход первого элемента

32 И соединен с первым управляющим входом приемопередатчика 14.1 младшего байта системной шины, информационный выход-вход которого соединен соответственно с шестнадцатого по двадцать третий входами системной шины. С первого по четвертый выходы контроллера 10 управления обменом по системной шине соединены соответственно с двадцать четвертого по двадцать седьмой входами системной шины. Пятый выход контроллера 10 управле1837299

10

20

55 ния обменом по системной шине соединен с вторым управляющим входом приемопередатчика 14,1 младшего байта системной шины и с первым управляющим входом и риемопередатчика 14.2 старшего байта системной шины, выход-вход KoTopol соединен с шестнадцатого по двадцать третий входами системной шины, Шестой выход контроллера 10управления обменом по системной шине соединен с первыми входами первого и второго элементов 32, 33 И.

Выход второго элемента 33 И соединен с вторым управляющим входом приемопередатчика 14.2 старшего байта системной шины, седьмой выход контроллера 10 управления обменом по системной шине соединен с входом. синхронизации регистра

13 адреса системной шины. С сорок первого по пятьдесят первый выходы системной шины через элементы

НЕ первой группы 25.1 элементов НЕ соединены соответственно с первого по седьмой информационными входами подчиненного программируемого контроллера

7 прерываний, информационный выходвход которого соединен с информационным входом-выходом первого двунаправленного шинного формирователя 17. С двадцать первого по двадцать восьмой выходы системной шины соединены с информационными входами регистра 4 конфигурации, Первый выход регистра 4 конфигурации соединен с первым входом блока 15 формирования готовности, второй выход соединен с управляющим входом коммутатора 49 сигнала, третий и четвертый выходы соединены с первым и вторым входами переключателя

26, пятый выход соединен с входом шестого элемента 37 И, с шестого по восьмой выходы соединены соответственно с первого по третий входами таймера 5. С первого по третий выходы таймера 5 соединены соответственно с входами первого, второго и третьего элементов 38-40 НЕ, первый выход таймера 5 соединен с четвертым входом таймера 5 и первым информационным входом коммутатора 49 сигналов. Второй выход таймера 5 соединен с вторым информационным входом коммутатора 49 сигналов, выход которого соединен с пятым входом таймера 5. Третий вход переключателя соединен с шиной нулевого потенциала, первый выход генератора 21 импульсов через четвертый вход переключателя 26 соединен с сорок вторым входом системной шины, второй выход генератора 21 импульсов соединен с шестым входом таймера 5, Первый выход переключателя 26 соединен с вторым входом блока 15 формирования готовности, второй выход соединен с первым управляющим входом блока 16 формирования интерфейсных сигналов, информационные выходы которого соединены соответственно с двадцать восьмого по тридцать четвертый входами системной шины, С тридцать пятого по сорок первый выходы системной шины соединены с информационными входами блока 16 формирования интерфейсных сигналов. Сорок третий выход системной шины соединен с входом генератора 20 пуска-останова, Сорок четвертый выход системной шины соединен с первым входом первого элемента 27 ИЛИ, выход которого соединен с первым входом второго элемента 28 ИЛИ, с первого по двадцатый и двадцать первый выходы регистра 12 адреса соединены соответственно с первого по двадцатый и сорок шестым входами локальной шины, а первый, четвертый, восьмой. с пятнадцатого по двадцатый выходы соединены с соответствующими входами первого информационного входа блока 23 памяти коммутации. С двадцать первого по тридцать шестой входы-выходы локальной шины 2 соединены с соответствующими входами-выходами информационного входа-выхода приемопередатчика 14.3.

С первого по двадцать первый выходы-входы устройства для соединения с адресноинформационной шиной микропроцессора

50 соединены с информационными входами регистра 12 адреса. С первого по восьмой выходы адресно-информационной шины соединены с информационным входом-выходом ведущего контроллера 6 прерываний, с соответствующими выходами шинного формирователя 19 адреса выборки подчиненного контроллера 7. с информационными входами приемопередатчика 14.1 младшего байта системной шины. с первого по шестнадцатый входы-выходы устройства для подключения адресно-информационной шины микропроцессора 50 соединены с соответствующими выходами-входами приемопередатчика 14.3 локальной шины, выходами блока 8 памяти, с девятого по шестнадцатый выходы соединены с соответствующими входами информационного входа регистра 13 адреса системной шины и информационного входа-выхода приемопередатчика 14.2 старшего байта системной шины, С первого по третий выходы устройства для подключения управляющего выхода микропроцессора 50 соединены с соответствующими входами управляющего входа контроллера 9 управления обменом по локальной шине, контроллера 10 управления обменом по системной шине 1 и информационного входа регистра 11 фиксации кода типа обмена, выходы которого соединены с

1837299

10 торым информационным входом блока 23 амяти коммутации и соединены соответтвенно с тридцать седьмого по тридцать евятый входами локальной шины 2. Перый. с четвертого по восьмой, шестнадцаый, с тридцать седьмого по тридцать евятый выходы локальной шины соединеы с информационным входом дешифратоа 24 адреса обмена, первый выход оторого соединен с первым управляющим ходом регистра 4 конфигурации, второй

ыход соединен с первым входом третьего лемента 29 ИЛИ и седьмым управляющим ходом таймера 5, третий выход соединен с ервым входом четвертого элемента 30

ЛИ и первым управляющим входом подчиенного программируемого контроллера 7 рерываний, Первый выход генератора 20 пуска-осанова соединен с третьим входом блока 15 ормирования готовности.

Пятьдесят четвертый, пятьдесят девяый, шестидесятый, шестьдесят седьмой, ридцать девятый выходы локальной шины оединены соответственно с первого по пяый входами блока 3 формирования внутенней готовности, первый выход которого оединен с шестьдесят четвертым входом окальной шины 2, второй выход соединен вторым управляющим входом блока 16 ормирования интерфейсных сигналов. естьдесят первый выход локальной шины оединен с третьим управляющим входом лака 16 формирования интерфейсных сигалов, с первого по третий управляющие

ыходы которого соединены соответствено с пятьдесят восьмым, шестьдесят вторым шестьдесят шестым входами локальной шины 2, пятьдесят шестой, шестьдесят перый и шестьдесят второй выходы которой оединены соответственно с четвертого по естой входами блока 15 формирования гоовности, Первый выход блока 15 соединен вторым входом второго элемента 28 ИЛИ шестым входом блока 3 формирования нутренней готовности, второй выход соеинен с вторым управляющим входом подинен ного программируемого контроллера прерываний. Сорок девятый выход локальой шины 2 соединен с третьим управляюим входом регистра 4 конфигурации, ятьдесят шестой выход соединен с вторыи входами третьего и четвертого элеменов 29, 30 ИЛИ, пятьдесят пятый выход оединен с первым управляющим входом

1 второго двунаправленного шинного формирователя 18, С двадцать первого по двад цать восьмой входы-выходы локальной ! шины 2 соединены с соответствующими входами-выходами второго двунаправлен5

55 ного шинного формирователя 18, выходвход которого соединен с информационным входом-выходом таймера 5. Выход второго элемента 28 ИЛИ соединен с шестьдесят пятым входом локальной шины, Выход третьего элемента 29 ИЛИ соединен с вторым управляющим входом второго двунаправленного шинного формирователя 18.

Выход четвертого элемента 30 ИЛИ соединен с первым входом пятого элемента

31 ИЛИ, выход которого соединен с первым управляющим входом первого двунаправленного шинного формирователя 17, выходы-входы которого соединены соответственно с двадцать первого по двадцать восьмой входами локальной шины, BocbMQA, пятьдесят пятый, пятьдесят второй, сорок седьмой выходы локальной шины 2 соединены соответственно с восьмого по одиннадцатый управляющими входами таймера 5, Выходы первого, второго и третьего элементов 38 — 40 НЕ соединены соответственно с сорок первым, сорок вторым и сорок третьим входами локальной шины 2.

Выход шестого элемента 37 И соединен с третьим выходом переключателя 26 и шестьдесят седьмым входом локальной шины.

Управляющий выход подчиненного программируемого контроллера 7 соединен с шестьдесят девятым входом локальной шины 2. Пятьдесят третий выходлокальной шины 2 соединен с вторым входом пятого элемента 31 ИЛИ и третьим управляющим входом подчиненного программируемого контроллера 7, с второго по четвертый выходы локальной шины соединены с входами шины каскадирования подчиненного программируемого контроллера 7, Второй. сорок седьмой и пятьдесят второй выходы локальной шины 2 соединены соответственно с четвертого по шестой управляющими входами подчиненного программируемого контроллера 7 прерываний.

Первый выход блока 23 пямяти коммутации соединен с первым входом третьего элемента 34 И, с первым управляющим входом и — через четвертый элемент 41 НŠ— с вторым управляющим входом системного генератора 22, с первым управляющим входом контроллера 10 управления системной шиной и — через пятый элемент 42 НЕ— соединен с шестьдесят первым входом локальной шины 2. Второй выход блока 23 памяти коммутации соединен - семидесятым входом локальной шины 2. Третий выход соединен с первым управляющим входом ведущего программируемогс контроллера 6 прерываний, четвертый выход соединен с первыми входами четвертого и пятого элемента 35. 36 И и вторым входом

1837299

12 третьего элемента 34 И, с шестьдесят седьмым входом локальной шины. Пятьдесят седьмой, шестьдесят четвертый и шестьдесят пятый выходы локальной шины 2 соединены соответственно с третьим, четвертым и пятым управляющими входами системного генератора 22, первый, второй и третий выходы которого соединены с первым, вторым и третьим управляющими входами микропроцессора 50. Первый выход системного генератора 22 соединен с пятьдесят девятым входом локальной шины. Сороковой и шестьдесят восьмой выходы локальной шины соединены с четвертым и пятым управляющими входами микропроцессора 50, Первый управляющий выход микропроцессора 50 соединен через шестой элемент 43

НЕ с шестьдесят третьим входом локальной шины, второй управляющий выход соединен с вторым входом пятого элемента 36 И, шестой управляющий вход соединен с первым управляющим выходом ведущего программируемого контроллера 6 прерываний, С второго по четырнадцатый выходы системной шины 1 соединены с соответствующими входами адресного входа блока 8 памяти.

-Выход третьего элемента 34 И соединен с первым входом контроллера 9 управления обменом по локальной шине. Шина нулевого потенциала соединена с вторым входом контроллера 9. С первого по седьмой информационные выходы контроллера 9 соединены соответственно с 47 — 53 входами. локальной шины. Первый. управляющий вход контроллера 9 соединен с вторым входом контроллера 10 обмена по системной шине и пятьдесят девятым входом локальной шины 2, первый управляющий выход соединен с входами синхронизации регистра 11 фиксации кода типа цикла обмена, регистра 12 адреса и входом седьмого элемента 44 НЕ, а второй управляющий выход — с первым управляющим входом приемопередатчика 14.3 локальной шины и входом восьмого элемента 45 НЕ, третий управляющий выход соединен с вторым входом четвертого элемента 35 И и входом девятого элемента 46 НЕ, четвертый управляющий выход соединен с первым входом элемента

48 И вЂ” НЕ. С сорок первого по сорок пятый выходы локальной шины соединены через вторую группу элементов 25.2 НЕ с первого по третий, пятым и шестым входами информационного входа ведущего контроллера 6 прерываний, Шестьдесят девятый выход локальной шины соединен с четвертым входом информационного входа ведущего контроллера 6 прерываний. Второй. пятьде5

50 сят второй, сорок седьмой и пятьдесят третий выходы локальной шины соединены соответственно с второго по пятый управляющими входами ведущего программируемого контроллера 6 прерываний, входы-выходы шины каскадирования которого соединены с входами информационного входа шинного формирователя 19 адреса выборки подчиненного контроллера, а второй управляющий выход соединен с третьим входом четвертого элемента 35 И, выход которого соединен с вторым управляющим входом приемопередатчика 14.3 локальной шины, шестьдесят третий выход локальной шины соединен с вторым входом элемента 48 И—

НЕ, выход которого соединен с управляющим входом шинного формирователя 19 адреса выборки подчиненного контроллера.

Выход пятого элемента 36 И соединен с управляющим входом блока 8 памяти, Выходы с седьмого по девятый элементов 44, 45.

46 НЕ соединены соответственно с шестидесятым, пятьдесят пятым и пятьдесят шестым входами локальной шины. Шестьдесят второй выход локальной шины соединен с управляющим входом регистра 13 адреса системной шины. Первый выход локальной шины соединен с первым входом первого элемента 32 И и первым входом элемента неравнозначности 47. Сорок шестой выход локальной шины соединен с вторым входом элемента неравнозначности и вторым входом второго элемента 33 И. Выход элемента 47 соединен с третьим входом второго элемента 33 И, семидесятый выход локальной шины соединен с седьмым входом блока 3 формирования внутренней готовности.

Шестьдесят третий выход локальной шины соединен с четвертым управляющим входом блока 16 формирования интерфейсных сигналов, Второй выход генератора 20 пуска-останова соединен с вторым управляющим входом регистра 4 конфигурации, третий выход соединен с пятьдесят седьмым входом локальной шины 2, Шестьдесят шестой выход локальной шины соединен с третьим управляющим входом контроллера 10 управления обменом по системной шине 1, Блок 3 формирования внутренней готовности (фиг.б) слухут для формирования на первом выходе 3,8 сигнала готовности устройств локальной шины (ГЛ Ш), Активный уровень этого сигнала разрешает завершение циклов обмена данными между микропроцессором 50, внутренними регистрами устройства, блоком 8 памяти (сопрягаемыми по ЛШ). подключаемыми по ЛШ устройствами, а также окончание циклов INTA.

1837299

5

25

55

В начале каждого цикла обмена по сигналу СТРОБ, поступающему на третий вход 3 .3 блока 3, триггеры 51, 52 устанавливаются в ноль. По переднему фронту сигнала на тором входе блока 3 (сигналу ТАКТ) в такте

2 триггер 51 устанавливается в единичное остояние. Сигнал с выхода триггера 51 по= тупает íà D-вход триггера 52, Триггер 52 станавливается в единичное состояние заним фронтом сигнала ТАКТ в начале такта

3.

При наличии сигнала высокого уровня

ГВР) на входе 3.7 элеь:ента 53 И-НЕ сигнал выхода триггера 52 через элемент 55 И-Н Е элемент 53 И-НЕ поступит на шестьдесят етвертый вход ЛШ, формируя тем самым игнал ГЛШ. Если обращение к блоку 8 паяти заблокировано, то формирование сигала ГВР на седьмом входе 3.7 схемы 3 в иклах обращения к памяти не происходит сигнал ГЛШ не формируется.

Формирование блоком 3 сигнала ГЛШ ри обращении к блоку 8 памяти, портам вода-вывода и в циклах INTA в начале такта

3 цикла обмена гарантирует выполнение еречисленных циклов обмена на пять таков синхросигнала ТАКТ (один так TW), Временные диаграммы формирования отовности на третьем входе (входе READY) икропроцессора 50 в рассмотренных слуаях приведены на фиг,15а, Регистр 4 конфигурации предназначен ля программного управления таймером 5, ыбором режима синхронизации таймера 5, броса триггера 58 прерывания по превыению времени связи схемы 3, включения и локировки схемы 15 готовности по превыению времени связи, временной установи и сброса монопольного режима при аботе устройства по СШ с альтернативным адатчиком, блокировки и подключения лока 8 памяти. Последние три функции дубируются элементами ручной регулировки помощью переключателя 26). Регистр 4 оступен для записи как устройство вывода адресом 8 Н, Обмен данными с регистом осуществляется по восьми младшим азрядам данных микропроцессора 50. егистр 4 может быть реализован на регирах К589ИР12, Формат байта данных при бмене данными регистра 4 с микропроцесром 50 приведен на фиг,8. При включении ит ния гит 4 ти а ре с р автома чески обнуляет ся.

С первого по третий управляющие в оды 4.1 — 4.3 регистра 4 являются соответственно входами CS1, R, CS2, информационные входы являются D-входами, На первом-восьмом выходах 4;4 — 4.11 регистра

4 формируются следующие сигналы;

СТП вЂ” сброс триггера прерывания;

КАСК вЂ” каскадное включение счетчиков в таймере 5;

БГПВС вЂ” блокировка формирования готовности по превышению времени связи;

МОНОП вЂ” монопольное использование микропроцессором 50 сис.емной шины 1, БВЗУ вЂ” блокировка работы блока 8 памяти;

УПРΠ— УПР2 — сигналы управления работой таимера 5, Таймер 5 обеспечивает независимый отсчет временных интервалов параллельно выполнению арифметической и логической обработки информации микропроцессором 50. В качестве таймера может быть ,использована микросхема КР580ВИ53, управление работой таймера 5, а также выбор режима синхронизации (параллельная робота второго и третьего каналов или их каскадное включение) осуществляется с выходов 4.9 — 4.11 регистра 4 конфигурации.

С первого по третий управляющие входы таймера 5 — соответственно входы STOST2, о четвертого по шестой управляющие входы — соответственно входы SYN1, SYN2, SYNO,. с седьмого по одиннадцатый входы— соответственно входы CS, RD, WR, АО, А1, С первого по третий управляющие выходы таймера соответствуют выходам CRO — CR2 микросхемы.

На фиг,11, 12, 13 приведен формат управляют его слова таймера 5, порядок его програм лирования и временные диаграммы. работы во всех режимах работы. По выходным сигналам счетчиков каналов таймера формируются запросы прерывания на соответствующих линиях связи ЛШ. При параллельной работе второго и третьего каналов тактовая частота подается на их входы с выхода первого канала. При каскадном включении тактовая частота подается на вход второго счетчика с выхода первого, а на вход третьего счетчика — с выхода второго.

Режим работы каналов таймера 5 программируется с помощью простых операций ввода-вывода (фиг,11). Каждый из трех каналов таймера программируется отдельно путем записи в регистр режима управляющего слова и:запрограммированного количества байтов, Режим работы каждого канала таймера 5 определяется содержимым регистра режима, После записи управляющего слова в регистр режима выбранного канала он переводится в один из шести режимов работы: — режим Р (преоывание терминального счета);

1837299

16

30

45

55 — режим 1 (ждущий мультивибратор); — режим 2 (генератор частоты импульсHt, й); — режим 3 (генератор меандра); — режим 4(одиночный программно-формируемый строб); — режим 5 (одиночный аппаратно-формируемый строб).

Ведущий программируемый контроллер 6 прерываний (ВПКП) может быть реализован на микросхеме КР1810ВН59А и служит для обработки прерываний INTR1—

INTR5 от устройств, сопряженных по ilLU, и запроса, формируемого подчиненным программируемым контроллером 7 (сигнала

ПСШ). Подчиненный программируемый контроллер 7 прерываний предназначен для обработки запросов прерываний ЗПР7ЗПР1 от устройств, сопрягаемых по СШ, и прерывания от схемы 15 формирования готовности по превышению времени связи.

Первый — пятый управляющие входы 6.1-6.5 контроллера 6 являются соответственно входами CS, АО, RD, WR, INTA. С выходов группы 25,2 элементов НЕ сигналы поступают соответственно на входы IR0 — IR2, IR4 и

IR5. На вход IR3 поступает сигнал flCLLI (прерывание от устройств системной шины.

Первым и вторым выходами 6.6 и 6.7 являются соответственно выходы INT и SP/EN

Входами-выходами шины каскадирования являются входы-выходы CAS2-CASO, входами-выходами данных являются входы-выходы DO — 07, Соответственно в контроллере, 7 с пер- 35 ваго по шестой управляющими входами являются соответственно входы С$, IRO, 1НТА, АО, WR, RO, первым выходом — выход INT, входами-выходами шины каскадирования являются входы-выходы CAS2-СА$0, информационными входами являются входы

IR1 — 1й7, информационными входами-выходами являются входы-выходы 00 — 07, управляющим выходом 7.7 является выход

INT, Приоритеты запросов прерывания задаются при программной настройке контроллеров 6, 7. Контроллеры на основе микросхем КР1810ВН59 могут функционировать в реальном масштабе времени. Контроллер 6 (7) способен управлять восемью уровнями запросов прерывания. За счет применения дополнительно других микросхем КР1810ВН59А в каскадном включении возможно расширение числа обрабатываемых запросов до 64 уровней.

Контроллеры программируются с помощью системного программного обеспечения как внешние устройства вводавывода. Выбор приоритетных режимов может осуществляться программистом и поэтому характер обработки соответствующих запросов контроллерами 6, 7 может быть спланирован таким образом, что будет удовлетворять системным требованиям программиста, Приоритетные режимы могут динамически изменяться или перестраиваться в любой момент времени выполнения основной программы, Следовательно, полная структура прерываний может быть задана нужным. образом с учетом всех внешних устройств системы.

Блок 8 памяти предназначен для хранения команд программного обеспечения заявляемого устройства.

Контроллер 9 управления обменом по локальной шине предназначен для формирования управляющих сигналов, организующих обмен информацией между микропроцессором 50 и абонентами на flLUfl. Он может быть реализован на микросхеме

КР1810В Г88, При этом первый и второй входы 9.1, 9,2 являются соответственно входами CEN, AEN, информационный вход-выход — S2-S0.

Первый управляющий вход 9.3 контроллера 9 — вход CLC. Первая группа выходов включает информационные выходы соответственно А!ОИ/С, AMWC, IOWC, MWTC, MRDC, IORC, INTA. С первого по четвертый выходы 9.4-9,7 контроллера 9 — соответственно выходы ALE, DT/R, DEN, PDEN.

Контроллер 10 управления обменом по системной шине 1 предназначен для управления обменом между микропроцессором

50 и абонентами, сопрягаемыми Ilo системной шине 1. Он может быть реализован на микросхеме КР1810ВГВВ. С первого по третий входы 10.1-10.3 контроллера 10 являются соответственно входами CEN, CLC, AEN, с первого по седьмой выходы 10.4 — 10.10 являются соответственно выходами сигналов MR0C (ЧТН), MWTC (ЗАП), IORC (ПРМ), IOWC (ВДЧ), DT/R, DEN, ALE, В регистре 11 выставляется код типа цикла обмена перед обменом информации по ЛШ, Регистр 12 предназначен для хранения адреса, выставляемого устройством на локальную шину 2; С первого по двадцать первый разряды регистраааписываются сигналы с выходов 50.9.1 — 50,9,21 микропроцессора

50 сигналы — ADO — AD15, А16/ST7—

В HE/$ТЗ), Регистр 13 предназначен для хранения адреса, выставляемого устройством на системную шину. Первым входом регистра является вход ОЕ, а вторым — вход синхронизации.

1837299

Приемопередатчик 14,1 младшего байта данных на системную шину осуществляет обмен информацией между разрядами

АО7 — ADO адресно-информационной шины микропроцессора 50 и системной шиной.

Первый и второй управляющие входы приемопередатчика ОЕ, DT/R, Приемопередатчик 14,2 старшего байта данных на системную шину осуществляет обмен информацией между разрядами

АО8 — AD15 адресно-информационной шины микропроцессора 50 и входами-выходами шины данных системной шины. Первым и вторым входами приемопередатчика 14.2 являются соответственно входы

DT/R u DE.

Приемопередатчик 14,3 локальной шины служит для обмена информацией между разрядами AD15 — ADO адресно-информационной шины микропроцессора 50 и входами-выходами шины данных локальной шины. Его первым и вторым управляющими входами являются соответственно входы

DT/R, ОЕ.

Блок 15 (фиг.7) формирования готовности по превышению времени связи также является источником сигнала ГЛШ. При наличии на пятом входе 15.5 блока 15 сигнала высокого уровня сигнал низкого уровня, формируемый КУОЛШ9, инвертируетсл, проходя через коммутатор 59, и поступает на элемент задержки 62. Время задержки элемента 62 выбрано таким образом, что импульс на входе, не превышающий по длительности 45 мкс, не порождает сигнал на выходе. На выходе элемента 62 задержки появляется сигнал высокого уровня только в том случае, когда адресуемое устройство не дает сигнала готовности в течение 45 мкс. Этот сигнал при отсутствии сигнала с второго входа 15.2 блока 15, формирует сигнал

ГЛШ и устанавливает в единичное состояние триггер 58 (триггер запроса прерывания). Сброс триггера 58 происходит сигналами с первого или третьего входов 15.1, 15.3 блока (сигналом СГП с первого выхода 4.4 регистра 4 или сигналом СБРОС, формируемым генератором 20 иэ интерфейсного сигнала УСТ).

Блок 16 (фиг.8) формирования интерфейсных сигналов предназначен для формирования сигнала готовности при обращениях к устройствам, сопрягаемым по

СШ1, для формирования интерфейсных сиг наловв ЗОМ7-3DM1 на СШ1, интерфейсного сигнала LOCK на ЛШ2 и неинтерф