Устройство для сопряжения цифровой вычислительной машины с каналом связи

Устройство для сопряжения цифровой вычислительной машины с каналом связи

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИ АЛИСТИЧ Е СКИХ

РеспуБлик (я)5 G 06 F 13/00

ННОЕ ПАТЕНТНОЕ

CCP

CP) АНИЕ ИЗОБРЕТЕНИЯ

КОМУ СВИДЕТЕЛЬСТВУ

1 (21 4902481/24 (22 14.01.91 (4 30.08.93. Бюл. М 32 (7 ) Центральный научно-исследовательск и институт Гранат" (73 М.Н.Аронштам, Ю.С.Ицкович и Н.А.Кузí в о в (5 Авторское свидетельство СССР

N 284398, кл. 6 06 F 13/24, 1985.

Дж.Коффрон, В.Лонг. Расширение микро роцессорных систем, M.: Машиностроение, 1987. с.268. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

Ц ФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИН 1 С КАНАЛОМ СВЯЗИ (5 ) Изобретение относится к вычислительн и технике и решает задачу расширения о ласти применения устройства путем о еспечения достоверного ввода последов тельной информации в .радиоканале.

Изобретение относится к вычислительн и технике и может быть использовано в с ставе системы радиотелеуправления— т лесигнализации, использующей режим с нхронной связи с перерывами, для организации обмена информацией управляюй вычислительной системы с каналом с язи.

Целью изобретения является расширен е области,приеменения устройства путем о еспечения достоверного ввода последов тельной информации при сопряжении

llBM с радиоканалом.

Сущность изобретения поясняется д льнейшим описанием и чертежом фиг.1, н котором представлена структурная схеь а устройства сопряжения цифровой вычисл тельной машины с каналом связи.

„„5M,: 1837301 А1

Сущность изобретения заключается в прекращении считывания информации на шину данных при перерыве связи в радиоканале с одновременным прекращением подстройки фазы тактовых импульсов. Это достигается тем, что в устройство, содержащее блок интерфейса, блок управления, блок приема, блок передачи и блок формирования сигналов прерывания, соединенные соответствующими связями, введены формирователь, элемент И-НЕ, блок тактовой синхронизации и дискриминатор сигнал — шум, соединенные соответствующими связями.

Предложенное устройство может быть использовано в составе системы радиотелеуправления — телесигнализации, использующей режим синхронной связи с перерывами, для организации обмена информацией управляющей вычислительной системы с каналом связи. 1 э.п. ф-лы, 16 ил.

На фиг.1 обозначены:

1 — формирователь, 2 — элемент И вЂ” НЕ, 3 — блок интерфейса, 4 — блок тактовой синхронизации, 5 — блок управления, 6 — вход

".СБРОС" устройства, 7 — шина адреса-данных, 8 — блок приема (ПРМ), 9 — блок передачи (ПРД), 10 — блок формирования сигналов прерывания, 11 — внутренняя шина адреса-данных устройства, 11 — дискриминатор сигнал — шум, 13 — линия связи тракта приема, 14 — линия связи тракта передачи.

Структурная схема формирователя 1 приведена на фиг.2, где обозначены:

15 — элемент ИЛИ, 16 — триггер, 17— второй элемент ИЛИ, 18 — элемент И, Структурная схема блока 3 интерфейса представлена на фиг,3, где обозначены:

1837301

40

r-- 0,4 мкс), 19 — магистральные однонаправленные буферы, 20 — магистральные двунаправленные буферы, 21 — элементы НЕ, 22 — элемент

ИЛИ, 23 — элемент И, 24 — блок сравнения, 25 — шина адреса устройства, 26 — адресный селектор, 27 — О-триггер, 28 — элемент НЕ, 29, 30 — элементы И вЂ” НЕ.

Структурная схема блока 4 тактовой синхронизации приведена на фиг.4; где обозначены;

31 — синхронизатор, 32 — формирователь эталонных тактовых импульсов (ЭТИ), 33 — управляемый делитель частоты, 34— формирователь сигналов фазовых зон, 35— умножитель сигналов, 36 — усредняющий блок (реверсивный счетчик), 37 — пороговый блок, 38 — формирователь сигналов, соответствующих фронтам посылок, 39 — интегратор, 40 — формирователь импульсов деления тактового интервала регулируемых тактовых импульсов (РТИ) на 15 равных частей, 41 — генератор импульсов (ГИ), 42— распределитель импульсов (РИ), 431...43в— элементы НЕ, 44 — счетчик — делитель частоты, 45 — элемент И (дешифратор), 46 — элемент ИЛИ/НЕ, 47 — элемент И. 48— вычитающий счетчик — делитель, 49 — шина ввода числа. 50 — стробируемый дешифратор нулевого кода, 51 — D-триггер, 52 — элемент ИЛИ, 53, 54 — первый и второй триггеры, 55 — элемент И вЂ” НЕ, 56 — элемент

НЕ, 57 — вычитающий счетчик — делитель, 58 — стробируемый дешифратор нулевого кода, 59 —. D-триггер, 60 — элемент ИЛИ, 61 — элемент НЕ, 62 — элемент И-НЕ, 63— элемент И, 64 — счетчик, 65 — стробируемый дешифратор, 66, 67 — триггеры, 68, 69— элементы И-НЕ, 70 — шина ввода числа, 71— стробируемый дешифратор. 72, 73- элементы И-НЕ, 74 — элемент ИЛИ-НЕ, 75 — Отриггер, 76 — элемент ИЛИ, 77 — сумматор по модулю два, 78 — О-триггер, 79 — триггер со счетным входом, 80 — О-триггер, 81— элемент И, 82 — счетчик, 83 — О-триггер, 841,2,з — элементы И-НЕ, 844 — элемент И, Временная диаграмма, иллюстрирующая работу устройства, представлена на фиг.5, где обозначены:

85 — сигнал на выходе генератора импульсов (ГИ) синхронизатора 31 (F = 2,5 М Гц, Т = 0,4 мкс), 86-93 — сигналы на первом — восьмом выходах распределителя импульсов (РИ) синхронизатора 31 Ф1, Ф2...©8 (Т = 1,6 мкс, 94 — эталонные тактовые импульсы (3TM) на седьмом входе (" Импульсы сдвига" блока 9 передачи F - 300 Гц, r = т(ФЗЧФ4).

95 — сигнал РТИ8©4 на синхровходе

О-триггера интегратора 39, 96 — сигнал РТИ8Ф5 на седьмом входе (" Импульсы сдвига" (ОЯ)) блока 8 приема.

Временная диаграмма, иллюстрирующая работу блока 4 тактовой синхронизации, приведена на фиг.6, где обозначены:

97 — кодовая посылка, 98 — смесь кодовой посылки и помехи (сигнала с линии связи 13 тракта приема, принятый входным О-триггером 80 формирователя 38 сигналов, соответствующих фронтам посылок), 99 — сигнал на выходе дешифратора 58 управляемого делителя 33 частоты блока 4 тактовой синхронизации (регулируемые тактовые импульсы (РТИ), F = 300 Гц), 100 —. сигнал на выходе триггера 66 формирователя 34 сигналов фазовых зон, 101-104 — сигналы на первом-четвертом выходах дешифратора 65 формирователя 34 сигналов фазовых зон, 105 — сигнал на выходе триггера 67 формирователя 34 сигналов фазовых зон, 106 — сигнал на выходе сумматора 77 по модулю два формирователя 38, 107 — сигнал — на выходе усредняющего блока 36, 108 — сигнал на выходе счетчика 82 интегратора 39.

Структурная схема блока 5 управления представлена на фиг.7, где обозначены:

109 — формирователь циклограммы работы устройства в последовательном канале.

110, 111 — формирователи сигналов

"Способ синхронизации обмена между регистрами" для блока 9 передачи и блока 8 приема соответственно, 112 — элемент ИЛИ, 113 — счетчик, 114 — стробируемый дешифратор, 115, 116 — триггеры, 117 — 119 — элементы ИЛИ, 120 — D-триггер, 121 — элемент

И, 122 — элемент ИЛИ, 123 — счетчик, 124— стробируемый дешифратор, 125 — О-триггер, 126 — элемент НЕ, 127 — элемент И, 128 — элемент ИЛИ, 129 — счетчик, 130 — стробируемый дешифратор, 131 — О-триггер.

Временная диаграмма, иллюстрирующая цикл работы устройства а последовательном канале, приведена на фиг.8, где обозначены, 132-136-сигналы на первом — пятом выходах дешифратора 114 формирователя 109 циклограммы соответственно, 137, 138 — сигналы на выходах стробируемых дешифраторов, 124, 130 формиро вател ей 110, t 11, соответствующие завершению передачи (приема) слова последовательной информации.

1837301 еменная диаграмма, иллюстрирую- щих началу и концу посылки, ылки 182, 183— рем работуформирователя1, приведена на первыи и второй элементь л нты И 184 — блок задержки, 185 — интегратор (реверсивный

139-сигнал "Начало приема" на выходе счетчик), 186 — счетчик — делитель (вычитаюа 5 управления, 140 — стробированный 5 щий счетчик), 187, 188 — первый и второй рвал приема информации {сигнал на дешифраторы, 189, 190 — первый и второй ом выходе блока управления), элементы задержки, 191 — элеме — мент ИЛИ 192—

141 — импульсы "Завершение приема вторая шина ввода числа. а" на втором выходе блока 5 управле- Временная диаграмма, иллюстрирую10 щая работу дискриминатора 12 сигнал—

142 — сигнал на выходе триггера 16, шум, приведена на фиг,16, где обозначе— сигнал на выходе дискриминатора 12 ны: ал — шум при наличии детерминирован- 193 — детерминированный цифровой цифрового сигнала в канале связи, сигнал (а) и шум (б) в линии связи(на выходе — сигнал на выходе элемента И 18, 145 — 15 триггера 80 формирователя 38 блока 4 такал на выходе элемента ИЛИ 17, 146 — товой синхронизации), 194 — сигнал на выал на выходе ИЛИ 17 при перерыве ходе блока 184 задержки д;1скриминатора зи. 12 сигнал — шум, 195 — тактовые импульсы, Блоки 8. 9, 10 конструктивно могут быть сдвинутые на половину тактового периода, олнены на основе параллельно-после- 20 на шестом выходе блока 4 тактовой синхроательного адаптера типа М1809ВВ1 (3), низации, 196 — тактовые импульсы, а втором уктурная схема которого приведена на выходе блока 4 тактовой синхронизации, — 0

197 — сигнал на выходе формирователя 18

147 — блок формирования сигналов об- импульсов, соответствующих центру посыла информацией, 148 — шина данных, 25 ки, дискриминатора 12 сигнал — шум, — блок формирования сигналов переры- 198 — сигнал на выходе формирователя ия,150 — регистрпрограммногоуправле- 181 импульсов, соответствующих началу и

151 — дешифратор. 152 — буферный концу посылки, дискриминатора 12 сигнал— истр, 153 — блок преобразования кодов, шум, — блок управления, 155 — элемент И. 30 199 — сигнал на выходе первого элеменУп ощенная структурная схема блока та И 182 дискриминатора 12 сигнал-шум, 4 формирования сигналов обмена инфор- 200 — сигнал на выходе второго элеменцией представлена на фиг.11, где обозна- та И 183 дискриминатора 12 сигнал-шум, ы: 201 — сигнал на выходе дискриминатора

156 — регистр, 157 — многоразрядный 35 12 сигнал-шум. гистральный буфер, 1581, 1582 — комму- Адрес устройства на магистрали опреор. деляется установкой кода на шине 25. — ин 7

Ст кт ная схема блока 149 формиро- Если в разрядах АД09 — АД12 на шине труктурн ния сигналов прерывания представлена текущее значение кода совпадае д тско ом

40 установленным на шине 25 адреса устрой159, 160 — элементы ИЛИ, 161 — регистр, ства, то единичныи сигнал с выхода б ок бл ка24

2 — формирователь, 163 — инверторы, 164 — сравнения, стробируемого сигналом "Выементы И, бор внешнего устройства" на пятом входе

С кт рная схема блока 153 преобра- блока 3 интерфейса, запоминается по фронвания кодов представлена на фиг.13, где 45 ту сигнала Синхронизация обмена

" на четвертом входе блока 3 интерфейса в означены:

165 — регистр сдвига, 166 — коммутатор, 0-триггере адресного селектора, д26 выхо7 И.

7 — элемент ным сигналом которого разрешается работа

Ст ктурная схема блока 154 управле- его внутреннего дешифратора, анализирую я представлена на фиг.14. где обозначе- 50 щего значение разрядо Д, Д, р деляющих адрес одного из блоков 8, 9, 10

168, 169 — элементы ИЛИ, 170 — инвер- устройства (сигналы на выходах 3, 4, 5 блока р, 171 — 173 — триггеры, 174 — 177, — элемен- 3 интерфейса).

Для переключения двунаправленных

Структурная схема дискриминатора 12 55 магистральных буферов 20 при чтении инриведена на фиг.15, где обозначены: формации используется выходной сигнал

178 — первая шина ввода числа, 179 — элемента И 23. е импульсов Блок 4 тактовой синхронизации обеспе1 8 0 H их ент посылки, 181 — чивает осуществление временной синхроответствующих центру посылки, ормирователь импульсов, соответствую- низации, формирование эталонных щая фиг бло инт пер сло ни

14 сиг но

14 сиг си св вы до ст фи ме

14 ва ни ре

1837301 тактовых импульсов (ЭТИ), используемых в канале передачи информации и для формирования в блоке 5 управления циклограммы работы устройства, а также осуществляет подстройку фазы регулируемых тактовых импульсов (РТИ) в канале приема по кодовым информационным посылкам, поступающим на информационный вход блока 4 тактовой синхронизации из линии связи 13 тракта приема.

Синхронизатор 31 содержит генератор

41 импульсов (ГИ), многофазный распределитель 42 импульсов (РИ),.блок элементов

НЕ 43>-43з, счетчик-делитель частоты 44, дешифратор (элемент И) 45, элемент WINHE 46 и элемент И 47.

Распределитель импульсов 42 предназначен для преобразования последовательности импульсов, поступающей на тактовый вход распределителя (F = 2,5 МГц, скважность — 2), в распределенные по отдельным шинам тактовые импульсы (такты), Распределитель импульсов построен на 8разрядном сдвигателе на О-триггерах, замыкаемом в кольцо. На выходах сдвигателя образуются 8 перекрывающихся тактовых последовательностей (Ф1,Ф2-Ф8), у которых интервал перекрытия равен полупериоду входной частоты. Длительность тактового импульса равна периоду входной частоты (0,4 мкс), Номера выходов распределителя 42 импульсов соответствуют номерам тактов его выходных сигналов.

Формирователь 32 эталонных тактовых импульсов (ЭТИ) содержит счетчик-делитель 48, работающий на вычитание, шину 49 ввода числа, выходной код которой соответствует коэффициенту деления (К = 64) счетчика-делителя 48, стробируемый дешифратор 50 нулевого кода и формирователь отрицательного импульса предварительной установки счетчика-делителя 48 на основе

О-триггера 51, О-вход которого соединен с шиной "0" питания, и элемента ИЛИ 52.

Управляемый делитель 33 частоты содержит шифратор, состоящий из триггеров

53, 54, элемента И-HE 55 и элемента НЕ 56, счетчик-делитель 57, работающий на вычитание, стробируемый дешифратор нулевого хода 58, формирователь отрицательного импульса предварительной установки счетчика-делителя 57 на основе О-триггера 59, О-вход которого соединен с шиной "0" питания, и элемента ИЛИ 60, элементы НЕ 61, И

62, И-НЕ 63..

Формирователь 34 сигналов фазовых зон содержит счетчик 64, стробируемый дешифратор 65 и триггеры 66, 67.

Умножитель 35 сигналов содержит элементы И вЂ” НЕ 68, 69.

Усредняющий блок 36 содержит реверсивный счетчик и шину 70 его предварительной установки, на которой задается число, равное половине емкости счетчика, определяющее коэффициент усреднения импульсов рассогласования.

Пороговый блок 37 соержит стробируемый дешифратор 71 нулевого кода, 2 элемента И-НЕ 72. 73 элемент ИЛИ-НЕ 74 и формирователь отрицательного импульса предварительной установки счетчика усредняющего блока 36 на основе О-триггера 75, D-вход которого соединен с шиной "0 питания".

Формирователь 38 сигналов, соответствующих фронтам посылок, осуществляет фиксацию моментов перехода через нуль сигналов, приходящих из канала связи. Конструктивно формирователь 38 выполнен в виде цепи, состоящей иэ последовательно соединенных сумматора 77 по модулю два, О-триггера 78, выполняющего роль элемента задержки и триггера 79 с счетным входом, выход которого соединен с одним из входов сумматора 77 по модулю. два второй вход которогосоединен с выходом входного О-триггера 80. Выход сумматора 77 по модулю два является выходом формирователя 38.

Интегратор 39 осуществляет интегрированный поэлементный (побитный) прием информационных посылок. Интегратор 39 содержит последовательно соединенные элементы И 81, счетчик 82 и О-триггер 83.

Формирователь 40 импульсов деления тактового интервала РТИ на 15 равных частей содержит дешифраторы — элементы ИНЕ и элемент И. на первый вход элемента и 844 поступают импульсы дискретизации фазы (ИДЖФ) с выхода элемента И 47 синхронизатора 31 (64 импульса ИДФ составляют номинальную длительность тактового интервала РТИ).

Сигнал с выхода элемента И-НЕ 84 обеспечивает прохождение каждого четвертого импульса ИДФ на выход элемента И

844, т,к. входы этого элемента И-HE 84> соединены с выходами младших разрядов счетчика 57, Выходной сигнал элемента И-HE 842 запрещает прохождение каждого 64-го импульса ИДФ на выход элемента И 844, Таким образом, тактовый интервал РТИ делится на 15 частей с помощью импульсов, формируемых на выходе элемента И 844.

Блок 4 тактовой синхронизации работает следующим образом. Частота импульсов

1837301

10 ди кретизации фазы (ИДФ) с выхода элеме та И 45 синхронизатора 31 делится (коэф ициент деления Ко = 64) с помощью вы итающего счетчика 48 формирователя

Э И 32, на выходе дешифратора 50 нулевого кода которого, стробируемого импульсам с выхода элемента И 47 синхронизатора

31 формируются эталонные тактовые импу ьсы.

Импульсы ИДФ также делятся с пои щью вычитающего счетчика 57 управляем га делителя частоты 33, на выходе д шифратора 58 нулевого кода которого. ст обируемого импульсами с выхода элем нта И 47 синхронизатора 31, формируются регулируемые тактовые импульсы (РТИ), С етчик считает импульсы от Ко(или другого ус анавливаемого на него коэффициента К) д О.

Иэ информационных посылок, поступаю их из канала связи, на выходе сумматора

7 по модулю два формирователя 38 формир ются короткие импульсы, длительность к торых (0,4 мкс) определяется величиной р зности фаз сигналов на синхровходах в одного D-триггера 80 (Ф1) и D-триггера 78 (3), совпадающие по фронту с моментом и рехода через нуль информационных пас лок.

Для осуществления привязки асинхронн го сигнала, поступающего с выхода рад оприемного устройства линия связи, к в еменной диаграмме работы блока 4 такт вой синхронизации, на входе формироват ля 38 используется 0-триггер 80, с и мощью которого осуществляется опрос в одного информационного. сигнала сигнал м с первого выхода распределителя 42 и пульсов синхронизатора 31 (Т = 1,6 мкс), ч стота которого значительно превышает с орость рабаты в последовательном канал (F = 300 Гц) и, следовательно, при этом рактически отсутствуют искажения входого сигнала, связанные с его временной

1 искретизацией, При изменении значения сигнала, пас пающего иэ канала связи, с выхода входого 0-триггера 80 на вход сумматора 77 по одулю два формирователя 38. на выходе мматора 77 возникает единичный сигнал, оторый поступает через 0-триггер 78 на четный вход триггера 79 и положительным рантом перебрасывает его в противопоожное состояние.

Изменившийся на выходе триггера 79

° ° игнал, заведенный на вход сумматора 77 о модулю два, восстанавливает на выходе умматора 77 по модулю два сигнал "0".

Умножитель сигналов 35 контролирует йопадание сигналов, соответствующих фронтам посылок, в одну иэ трех зон такта (равного интервалу между соседними тактовыми импульсами) зоны отставания, зоны опережения и зоны синхронного приема

5 (см. поз. 100, 105 фиг, 6), Интегратор 39 осуществляет интегрированный поэлементный прием информационных посылок, На входы элемента И 81 интегратора 39 поступают импульсы с фор10 мирователя 40 импульсов деления тактового интервала РТИ на 15 частей и с выхода входного D-триггера 80. Выходной сигнал элемента И 81 интегратора 39 подсчитывается счетчиком 82, сигнал с выхода старшего

15 разряда которого в конце каждого такта считывается D-триггером 83 интегратора 39.

Если с выхода элемента И 81 снимается эа такт 8 или больше импульсов, то с выхода

0-триггера 83 интегратора 39 снимается

20 единичный уровень сигнала, в противном случае — нулевой сигнал.

Коррекция фазы тактовых импульсов производится, если фронты принимаемых сигналов попадают в зону опережения или

25 отставания.

Для обеспечения достаточной помехоустойчивости синхронизации фазовое рассогласование интегрируется реверсивным счетчиком усредняющего блока 36.

30 Коррекция фазы производится, если пороговым блоком 37 зафиксировано определенное число импульсов рассогласования.

Сигналы триггеров 66, 67 формировате35 ля 34 сигналов фазовых зон управляют элементами И-НЕ 68, 69 умножителя 35, разрешая прохождение импульсов с выхода формирователя 38 на усредняющий блок 36.

40 B зависимости от фазового положения фронтов входного сигнала реверсивный счетчик 36 работает на сложение или на вычитание. Предварительно в реверсивный счетчик 36 записывается число, равное по45 ложению его емкости, На выходе дешифратора 71 нулевого кода порогового блока 37 сигнал появляется при нулевом состоянии реверсивного счетчика усредняющего блока

36, т.е. когда разность числа отстающих и

50 опережающих импульсов равна числу, введенному в реверсивный счетчик 36 при его предварительной установке. Если содержимое реверсивного счетчика усредняющега блока 36 не превышает заданных порогов, 55 на счетчик-делитель 57 управляемого делителя 33 устанавливается номинальный коэффициент деления (Ko = 64) и длина очередного такта является номинальной. В случае, если границы кодовых посылок опережают тактовые импульсы и сигнал поло1837301 жительной разности фаэ накапливается в реверсивном счетчике 36 до величины, превышающей установленный порог, на счетчик-делитель 57 управляемого делителя 33 с выхода шифратора (позиции 53, 54, 55, 56) блока 33 устанавливается уменьшенный коэффициент деления 63, и очередной такт укорачивается на один интервал импульсов ИДФ, поступающих на счетный вход счетчика-делителя 57 управляемого делителя 33 частоты. Одновременно сигнал с выхода D-триггера 75 порогового блока 37 через элемент ИЛИ 76 осуществляет предварительную запись в реверсивный счетчик

36 после чего накопление сигнала возможной разности фаэ в реверсивном счетчике

36 начинается сначала.

Аналогичным образом, блок 4 тактовой синхронизации работает при отставании границ кодовых посылок от тактовых импульсов, В этом случае при превышении содержимым реверсивного счетчика 36 порога на счетчик-делитель 57 управляемого делителя 33 устанавливается увеличенный коэффициент деления (К = 65), и очередной такт удлиняется на один интервал импульсов ИДФ на счетном входе счетчика-делителя 57 управляемого делителя частоты 33.

Так происходит приближение тактовых импульсов к границам кодовых посылок, Блок 5 управления формирует циклограмму работы устройства в последовательном канале, а также обеспечивает счет числа сдвигов в регистрах сдвига блока 8 приема и блока 9 передачи, и обеспечивает формирование сигналов, соответствующих завершению приема (передачи) слов последовательного кода.

Формирователь 109 блока 5 управления обеспечивает циклический счет эталонных тактовых импульсов,.формируя при этом циклограмму работы устройства в последовательном канале.

Формирователи 110 и 111 обеспечивают счет числа сдвигов соответственно в регистрах сдвига блока 9 передачи и блока 8 приема и вырабатывают на выходах своих дешифраторов 2124 и 130 сигналы, соответствующие завершению передачи (приема) слова последовательного кода.

С помощью элемента ИЛИ 112 формируется сигнал "Строб синхронизации обмена между регистрами" для блока 9 передачи.

С помощью 0-триггеров 125 и 131 0входы которых соединены с шиной "0" питания, осуществляется формирование отрицательных импульсов для сброса соответствующих счетчиков.

15 ние и выдачу в процессор ЦВМ сигналов

40 периферийной шины через коммутатор

158 многоразрядных шин блока 147 на шину данных 1 48.

3, Ввод данных с периферийной шины и

45 регистр 156 блока 147 по внешним импуль50

Блок 8 приема обеспечивает прием последовательного кода, поступающего из линии связи 13 (например, с выхода радиоприемного устройства радиоканала) и хранение принятого символа в буферном регистре в течение временного интервала приема следующего символа иэ линии связи.

Блок 9 передачи обеспечивает вывод по линии связи 14 в виде последовательного крда информации, поступающей с шины 7 устройства.

Блок 10 формирования сигналов прерывания обеспечивает формирование, хранепрерывания рабочей программы ЦВМ, возникающих в процессе обмена с периферийным устройством(приемопередатчик) линии связи.

Адаптер типа М1809ВВ1 имеет 8-разрядную структуру с расчетом на подключение к правому (младшему) байту разрядной сетки процессора ЦВМ. Адаптер воспринимает и дешифрирует разряды адреса 05 — 01.

Адаптер М1809ВВ1 является многофункциональным устройством, в котором перестройка функций выполняется программно подачей соответствующих адресов на дешифратор 151 и записью соответствующих управляющих кодов в регистр 150 программного управления.

В предлагаемом устройстве используются следующие функции, которые может выполнять адаптер:

1. Вывод параллельным потенциальным или импульсныM кодом на первую и вторую периферийную шину данных с шины 148 через регистр 156 блока 147 соответственно.

2, Ввод данных параллельным кодом с сам сопровождения.

4, Прием сигналов прерывания с периферийной шины в регистр 156, обработку их в блоке 149 по коду маски в регистре 152 и вывод сигнала "Запрос прерывания".

5. Считывание на шину 148 из регистра

161 вектора прерывания (записанного в него при первоначальном включении) по сигналу "Предоставление прерывания приемнику" на пятом входе адаптера при наличии сигнала "Запрос прерывания" на третьем выходе адаптера.

6, В ы вод на второй выход адаптера последовательным кодом по импульсам сдвига на седьмом входе адаптера содержимого

1837301 р гистра 165, которое предварительно был в него записано с шины 11 или регистра

1 2.

7. Преобразование входного последов тельного кода поступающего по шине оследователькая информация в паралл льный код по импульсам сдвига на седьм м входе адаптера с помощью регистра

1 5 с последующим считыванием из него ину 11 или в буферный регистр 152..

Существует взаимооднозначное соотв втствие между значением каждого разряда регистра и выполняемой функцией э аптерэ ввода-вывода (номера разрядов егистра 150 соответствуют номерам его выводов.

Обмен информацией между шиной 11 реса-данных и регистрами 150, 152, 156, 161, 165 выполкяется по сигналам с выходов ешифратора 151, который в каждом цикле бмена по переднему фронту сигнала "Обен" считывает.код адреса с шины 11 (в ачале каждого цикла обмена на шину 11 оступает код адреса, а затем данные) и по игнала "Запись" (ЗП) или " Считывание" (Т) формирует на одном из своих выходов дресное обращение к какому-либо блоку даптера для разрешения обмена, а на выодную шину "Ответ" выдает сигнал "Ответ" я завершения цикла обмена по интерфейу процессора ЦВМ.

Адаптер может быть настроен прогрэмко на прием сигналов прерывания, постуающих с первой периферийной шины, их бработку и выполнение всех необходимых о интерфейсу процессора ЦВМ процедур рерывания.

Этот режим работы задается сигналом первого выхода (разряда) регистра 150, оступающего на входы элементов И 174, 177 блока 154, следующим порядком: при <1р Рг150> = 1 и <бр Рг150> = 1 s регистр 156 блока 147 с периферийной шины записываются сигналы прерывания, регистр 152 используется как регистр маски, по третьему выходу выдается сигнал "За прос прерывания", по пятому входу поступает сигнал "Представление прерывания приемнику", на второй выход выдается сигнал "Предоставление прерывания источни(ку

Блок 149 формирует на своем выходе сигнал, когда в какой-либо разряд регистра .156 блока 147 поступил сигнал прерывания, .;а соответствующий ему разряд регистра 152, находится в оброшенном состоянии (не за," маскирован). .Запись "1" в какой-либо разряд регистра 152 блокирует (маскирует) прохождение

:сигнала прерывания из соответствующего разряда регистра 156 блока 147 на выход блока 149, т,е, в блоке 149 выполняется сборка с помощью элемента ИЛИ 160 поразрядных совпадений на элементах И 164 пря5 мых кодов регистра 156 блока 147 и инверсных кодов с помощью инверторов

163, регистра 152, Формирователь 162 по переднему фронту сигнала, поступающего с выхода

10 элемента ИЛИ 160, выдает на своем выходе импульсный сигнал, который переводит триггер 171 блока 154 в состояние "1", при котором сигнал с его первого выхода через элемент И 175, который по своему второму

15 входу имеет разрешение при отсутствии сигнала на пятом входе адаптера переводит триггер 172 в состояние "1", при котором он выдает разрешение на элемент И 177 и блокирует элемент И 174, 20 Одновременно сигкал с выхода триггера 171 через элемент ИЛИ 168формирует на третьем выходе адаптера сигнал "Запрос прерывания", В ответ на сигнал "Запрос прерывания"

25 процессор выставляет на пятом входе адаптера сигнал "Предоставление прерывания приемнику" и сигнал "Считывание" на втором входе адаптера, которые через элемент

И 177, подготовленный по двум другим сво30 им входам сигналами на пятом входе адаптера и первом выходе регистра 150, осуществляет сброс триггера 171 и через элемент ИЛИ 159 блока 149 считывание вектора прерывания из регистра 161 на шину

35 11 (вектор прерывания записывается предварительно в регистр 161 с шины 7 программно).

При сбросе триггера 171 снимается сигнал "Запрос прерывания" с третьего выхода

40 адаптера.

По окончании сигнала "Предоставление прерывания приемнику" на пятом входе адаптера сигнал с выхода инвертора 170 разрешает через элементы И 175, 176 пере45 пись состояния триггера.171 (к этому моменту он уже сброшен) и триггера 172.

В сброшенном состоянии триггер 172 блокирует элемен И 177 и выдает разрешение на элемент И 174.

50 В соответствии с процедурой ввода сигнала прерывания по интерфейсу, когда в системе используются несколько устройств ввода-вывода, работающих в режиме ввода сигналов прерывания и на вход данного ус55 тройства (на пятый вход адаптера (пришел сигнал "Предоставление прерывания приемнику" (в ответ на сигнал "Запрос прерывания" от другого устройства) на третьем выходе адаптера отсутствует сигнал "3anpoc прерывания" (триггер 171 находится в

1837301

16 сброшенном состоянии, то сигнал с пятого входа адаптера через элемент И 174, подготовленный по двум другим входам сигналами, от триггера 172 и от первого разряда регистра 150 и через элемент ИЛИ 169, формирует на втором выходе адаптера сигнал

"Предоставление прерывания источнику" (поступающий на пятый вход другого устройства ввода-вывода, работающего в системе прерывания с меньшим приоритетом).

Адаптер может быть программно настроен на выполнение процедуры ввода вывода последовательной информации, когда регистр 165 блока 153 используется для ввода через шину (Последовательная информация) или вывода через шину (Последовательная информация) последовательных кодов с промежуточной буферизацией данных через регистр 152.

Разрешение ввода последовательной информации задается сигналом "Управление вводом последовательной информации".

Настройка адаптера на выполнение желаемой процедуры осуществляется через регистр 150 программного управления.

При <4р Рг150> = 1 регистр 165 работает в режиме сдвигового регистра для ввода-вывода последовательной информации по сигналам сдвига, поступающим на седьмой вход адаптера, которые поступают на управляющий вход регистра 165, На выход блока 154 и далее на коммутатор 166 проходит сигнал "Синхронизация обмена" между регистрами 152, 165 с пятого входа адаптера, Ввод или вывод последовательеных кодов определяется сигналом с выхода 2-го разряда регистра 150 программного управления, поступающего на коммутатор 166 многоразрядных шин блока 153.

При <2р Рг150> = 1 по сигналу с выхода блока 154 происходит перезапись содержимого регистра 152 через коммутатор многоразрядных шин 166 блока 153 и регистр 165 и выдача из него последовательного кода по сигналам сдвига на седьмом входе адаптера на второй выход адаптера (" Последовательная информация"), При <2р Рг150> = 0 происходит прием входной информации, поступающей с шины

"Последовательная информация последовательным кодом через элемент И 167 блока

153, подготовленный по второму входу сигналом "Управление вводом последовательной информации" на шестом входе адаптера, на вход регистра 165 и по сигналу с выхода блока 154 (завершение приема байта) перепись ее из регистра 165 через

30

40 бования по краям посылки равны

55 комму втор 166 многоразрядных шин в буферный регистр 152.

Дискриминатор 12 сигнал-шум формирует на выходе сигнал низкого уровня при пропадании детерминированного цифрового сигнала в канале связи.

На второй вход дискриминатора 12 сигнал-шум поступают импульсы с выхода сумматора 77 по модулю 2 формирователя 38 блока 4 тактовой синхронизации, соответствующие фронтам посылок в канале связи.

На первый и третий входы дискриминатора 12 сигнал-шум поступают с выходов блока 4 тактовой синхронизации соответственно тактовые импульсы, имеющие одинаковую частоту и сдвинутые между собой на половину тактового периода.

Различение поступления из канала связи детерминированного сигнала или случайного шума основано на различии закона распределения фронтов сигнала или фронтов случайного шума, Если фронты сигнала даже при больших временных искажениях распределены с небольшой дисперсией относительно границ идеальной посылки, то в центральной части посылки таких фронтов становится незначительное количество (дробление посылок и импульсные помехи).

При воздействии на вход устройства случайного шума фронты от этого шума распределяются равномерно в интервале всей длительности посылки, поэтому при подсчете выходных сигналов формирователя 38 блока 4 тактовой синхронизации в центре и по краям посылок количество фронтов примерно одинаково, если интервал опробования в центре и сумма интервалов опроПри перерыве цифрового сигнала на вход блока 4 тактовой синхронизации поступает шум, уровень которого соизмерим с уровнем цифрового сигнала, что объясняется наличием автоматической регулировки усиления в приемном устройстве радиоканала.

На выходе формирователя 38 блока 4 тактовой синхронизации возникают импульсы и в момент прохождения шумового напряжения через нуль, которые через блок

184 задержки поступают на входы элементов И 182, 183. Поскольку импульсы от случайного шума распределены равномерно в интервале всей длительности посылки, а длительности центральных импульсов равны сумме длительностей импульсов начала и конца посылки, то появление импульсов с выходов обоих элементов И 182, 183 равновероятно. Фазовое смешение выходных

18

1837301

17 с игналов элементов И 182, 183 соответствуюих временному расположению цеитраль1 н и части и боковым частям элементарной посылки, интегрируется реверсивным счетчиком 185, при этом импульсы с выходов элементов И 182 из-за различного управл ющего воздействия их на счетчик 185, и актически не изменяют содержимого пос еднего, так как после поступления ими льса на один вход счетчика с большой в роятностью поступает импульс на другой в од счетчика.

Таким образом, импульсы иа выходе первого дешифратора 187 не формируются, а следовательно, через интервалы времен, определяемые коэффициентом деления с етчика-делителя 186, появляются импульс на выходе второго дешифратора 188, осуествляющего установку в "0" триггера 179, последний при этом находится в положении ерерыв связи".

Однако имеется небольшая вероятность того, что фронты с шумовом сигнале некоторое малое время следуют с тактовой частотой; в этом случае появляется несколько импульсов подряд на одном иэ входов еверсивного счетчика 185, ио в силу достат чной его постоянной времени интегрироания импульсы на выходе первого ешифратора 187 не формируются, а следоательно триггер 179 остается в положении

"Перерыв связи".

Устройство работает следующим образ ом.

Работа устройства в последовательном анале осуществляется циклами, формируеыми в блоке 5 управления, В первой полоине цикла (фиг.8а) осуществляется ередача информации с шины 7 данных в инию связи 14 тракта передачи (например, а манипуляциониый вход приемопередатика, работающего в режиме частотной тее граф и и).

Во второй половине цикла (фиг.8б) осуествляется прием информации из линии вязи 13 тракта приема (иапример, с выхода адиоприемного устройства и риемспереатчика) и считывание ее иа шину 7 данных, (стройство осуществляет преобразование принимаемого из линии связи 13 последоательного кода в параллельный, преобраоваиие параллельного кода с шины 7 анных в последовательный и выдачу его в инию 14 связи, а также выдачу на выход стройства сигналов запроса прерывания абочей программы процессора ЦВМ (ЗПР) ля инициирования обмена информацией с оины 7 данных. Обмен информацией между иииой 7 адреса-данных и адресуемыми ре истрами блоков 8, 9, 10 устройства Bblfloll5

55 няется по сигналам, вырабатываемым блоком 3 интерфейса при поступлении на входы устройства управляющих сигналов "Синхронизация обмена" SYN "Выбор устройства"

SF, признак "Запись — байт" WR BY, "Запись данных" VVR, "Чтение данных" RD (см.

ГОСТ 26.765,51-86). В начале каждого цикла обмена на шину 7 адреса — данных устройства поступает код адреса регистра, затем данные. В каждом цикле обмена адресный селектор 26 блока 3 интерфейса считывает код адреса с шины 7 адреса — данных.

Если поступа