Процессор цифровой обработки сигналов

Процессор цифровой обработки сигналов

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК я)5 G 06 F 15/332 (2 (4 (7 с (7

С (5 н з ч и б т с о и и в в к

) 12.06.90

) 30.08.93. Бюл, М 32

) Конструкторское бюро электроприборороения

) Н.К. Байда, Ю.Г. Нестеренко, К.Ю, Вобьев, Г.Н. Тимонькин, В,С. Харченко и

Н. Ткаченко

) Авторское свидетельство СССР

1789991, кл. G 06 F 15/332, 1990.

) ПРОЦЕССОР ЦИФРОВОЙ ОБРАБОТКИ

ГНАЛОВ

) Изобретение относится к вычислительй технике и предназначено для решения дач цифровой обработки сигналов, вклюющих выполнение алгоритма быстрого еобраэования Фурье (БПФ). Целью изоетения является повышение производильности процессора цифровой обработки гналов за счет разбиения входного потока счетов на два потока и организации их раллельной обработки, что позволяет исльзовать процессор с тактовой частотой, вое меньшей, чем частота поступления одных сигналов, При этом время обработгруппы входных отсчетов каждого из поИзобретение относится к вычислительн и технике и предназначено для решения з дач цифровой обработки сигналов, включ ющее выполнение алгоритма быстрого преобразования (БПФ), !

Недостатком процессора по заявке N

41815953/24 является низкая производит ел ь и ость, 1—

„„5U„„183732G А1 рования, что позволяет предлагаемому процессору цифровой обработки сигналов работать в реальном масштабе времени, Процессор содержит аналого-цифровой преобразователь, блок регистров, устройство управления, N вычислительных модулей, вход обрабатываемого аналогового сигнала, вход синхронизации, выход аналогоцифрового преобразователя, первый и второй групповые выходы блока регистров, первый и второй групповые выходы устройства управления, первые, вторые, третьи, четвертые и пятые выходы вычислительных модулей и соответствующие связи. Каждый вычислительный блок содержит первый— восьмой регистры входных отсчетов, коммутатор, блок формирования: весовых коэффициентов, первый и второй блоки умножителей, первый и второй вычислительные модули и соответствующие связи.

Новым в процессоре цифровой обработки сигналов является введение в каждый вычислительный блок пятого, шестого, седьмого и восьмого регистров входных отсчетов, второго вычислительного модуля и обуслов, ленных ими связей. 5 ил.

Целью изобретения является повышение производительности процессора цифровой обработки сигналов.

Сущность изобретения состоит в повышении производительности процессора цифровой обработки сигналов за счет разбиения входного потока отсчетов на два потока и организации их параллельной обработки, что позволяет использовать про1837320 цессор с тактовой частотой, вдвое меньшей, чем частота поступления входных сигналов.

Сущность изобретения реализуется введением в каждый вычислительный блок пятого, шестого, седьмого и восьмого регистров входных отсчетов и второго вычислительного модуля.

На фиг. 1 приведена структурная схема процессора цифровой обработки сигналов; на фиг. 2 приведена функциональная схема вычислительного блока; на фиг. 3 и 4 — временные диаграммы выходных сигналов устройства управления; на фиг. 5 — граф-схема реализуемого процессором алгоритма.

Процессор (фиг. 1) содержит аналогоцифровой преобразователь 1, блок 2 регистров, устройство 3 управления, M=8 вычислительных модулей 4, вход 5 обрабатываемого аналогового сигнала, вход 6 синхронизации, выход 7 АЦП1, первый 8 и второй 9 групповые выходы блока 2 регистров, первый 10 и второй 11 групповые выходы устройства 3 управления, первые

12.1...12,8, вторые 13.1...13.8, третьи

14.1...14.8, четвертые 15.1...15.8 и пятые

16.1...16.8 выходы вычислительных модулей

4.1...4.8, Каждый вычислительный блок (фиг. 2) (для примера раскрыт первый 4.1) содержит первый 32.1, второй 33.1, третий 34,1, четвертый 35.1, пятый 36.1, шестой 37,1, седьмой 38.1 и восьмой 39.1 регистры входных отсчетов, первый коммутатор 40.1 блок 41 1 формирования весовых коэффициентов, первый 42.1 и второй 43.1 блоки умножителей, первый 44.1.1 и второй 44.1.2 вычислительные модули.

Вычислительный блок 4.1служитдля выполнения 1-той базовой операции над входными отсчетами А и В, Рассмотрим работу вычислительного блока при выполнении базовой операции.

Базовая операция алгоритма БПФ заключается в вычислении по формулам:

CR = BR + ARWR — A1W1;

Оя BR — АяМ/я + A)N/1;

C1= В1+ ARWR+ А1В/1;

01 = B f ARW1 — А1М/я, где А=Re(AR)+ пп,(А1), В = Яе (Вк)+) 1п,(В1) исходные данные для базовой операции, поступающие в вычислительный блок 4.i c соответствующих первого 8.(и второго 9.1

l=1,8 выходов блока регистров;

С - Re(CR) + j Im(C1), 0=Re (DR) + j Im(D1)— результаты базовой операций, выдаваемые вычислительным блоком по мере готовности на выход гв 2Л и принимаемые как исходные данные А и В для базовых операций следующей итерации соответствующими блоками 4.j согласно графу алгоритма БПФ (фиг. 5) и заданной схеме расположения шин процессора.

Таким обоазом:

В1 С1; В2 =01

Вз С2; В4 02, А1 =С5; А2 =05;

Аз - С5; А4 - 05 .

10 А5 =C7; А5 -Dy;

А +1 = С, Аан-1 - О I где l=1, 2, 3, 4 — номер итерации, нижний индекс — номер вычислительного блока, равный номеру базовой итерации.

15 После выполнения последней итерации с номером четыре на выходы вычислительных модулей поступают результаты-коэффициенты Фурье, причем

У1 = С1, Y2 = С5, уз = СЗ, 20 Y4= Ст, Ys= Сг, У5= С5, Ут=С4, Ye= Св, Yg=D1, Y10=05, Y11=D3 Y12=D7

У13 = 02, У14 = 06, Y15 - D4, У16 - De .

Каждый вычислительный блок выполня25 ет базовую операции над входными отсчетами обоих потоков во всех итерациях одинаково. Исключение состоит лишь в том, что в первой итерации исходные данные А и

В поступают из регистров 32 и 34 или 33 и

30 35 соответственно для первого и второго вычислительных модулей, а в остальных итерациях — соответственно из регистров 36 и

38 или 37 и 39.

Коммутатор 40 предназначен для фор35 мирования на своих двух выходах информации, поступающей на его первый и второй, третий и четвертый, пятый и шестой или седьмой и восьмой входы соответственно.

Блок 41 предназначен для формирова40 ния весовых коэффициентов

W =Re(WR )+j Im(Wi), где l=1, 2, 3, 4 — номер итерации.

Вычислительный модуль 44.! Ь1,2 предназначен для выполнения следующих one45 раций над соответствующими входными отсчетами:

") BR — АИ/я = Кя; Bl — AiWR - К1

2)

3) ВR + АяМ/я LRl BI + АяМ/р - LI

4) LR — AIWI CR, LI+ AiWI Ci. о

Рассмотрим порядок функционирования вычислительного блока. По импульсу со

55 входа 17,2 в регистр 32 заносится входной отсчет А, а по импульсу со входа 17.4 в

1.п регистр 34 заносится значение входного отсчета В . Реальная Ая " и мнимая А1 "

1.п части первого отсчета поступят на первый и второй информационные входы коммутато1837320

30

40

55

Р в

Р м

3 в

В с в а г в

П н и

Р н и к

В т и

Р о в с г е в м ч п к

Р м

В л н и

A е и а ю ч и в о

Ф н я б ч т и в

40, реальная BR " и мнимая Bl " части орого отсчета поступят на первый и втой входы первого 44.1 вычислительного дуля. По импульсу со входа 17.5 в регистр заносится отсчет А ", а по импульсу со

oqa 36.3 в регистр 35 заносится отсчет . Реальная AR " и мнимая Al чаи отсчета поступят на пятый и шестой оды коммутатора 84 соответственно, ре1. и+1 1.п+1 ьная Вя " и мнимая части Bl " второотсчета поступят на первый и второй оды второго 44.2 вычислительного блока. импульсу на вхоце 30.1 в регистр 36 засится значение А+1 "(где 1=1, 2, 3 — номер ерации), а по импульсу со входа 23,1 в гистре 38 заносится В (l=1, 2, 3). Реальl+ .

1+1.п 1+1.п

ARl 1я M MMMMag Al л ча ти от чет ступают на третий и четвеотый входы ммутатора 40, а реальная BRl " и мнимая " части второго отсчета поступают на етий и четвертый информационные входы рвого вычислительного 44.1 модуля. По пульсу со входа 30.2 Отсчет А +1 и 1занотся в регистр 37, а по импульсу со входа .2 отсчет В + " заносится в регистр 39. !

+1 и+1 1 1. +1 альная AR " и мнимая Al " части счета поступают на седьмой и восьмой оды коммутатооа 40, а реальная BR нимая В l " части второго отсчета поупают на третий и четвертый входы второ44.2 вычислительного модуля, По иничному сигналу на входе 25.1 на перм и втором выходах коммутатора 40 форруется реальная AR " и мнимая А " сти входного отсчета, поступающие на рвые входы первого 42 и второго 43 блов умножителей соответственно, На вто х их входах формируются реальная WR u имая Wl части весового коэффициента. результате на выходе первого умножитеформируется произведение AR "WR, а выходе второго А "WR; Во втором такте рвый умножитель 42 формирует произвение Ая "Wl, a второй — А "Иl ". В третьтакте на первые входы умножителей ступают AR " и Al " соответственно, а вторые WR; по которым они сфоомиоу1 произведение AR " WR u Al " WR, в твертом такте умножители формируют оизведения AR " "Wl и А "+ WR для орого вычислительного модуля 44.2 инаково. Вычислительные модули нкционируют со сдвижкой во времена 2 такта. В последующих итераципорядок работы вычислительного ока не изменяется, только в этом слуе входные отсчеты на входы умножилей поступают из регистров 36, 37, 38

39, куда заносятся по импульсам со одов 30.1, 30,2, 23.1, 23.2.

Формула изобретения

Процессор цифровой обработки сигналов, содержащий N вычислительных блоков (где N — размерность преобразования), блок регистров и блок синхронизации, N групп выходов которого соединены с группами управляющих входов соответствующих N вычислительных блоков, первый информационный вход К-го (К=1, N/1) вычислительного блока соединен с первыми информационными входами 2К-го и (2К-1)го вычислительных блоков, первый информационный выход М-ro (M=N/2+1,N) вычислительного блока соединен с вторыми информационными входами (2М вЂ” N/2)-го и (2M — N/2+1)-ro вычислительных блоков, причем каждый вычислительный блок содержит узел формирования коэффициентов, четыре входных регистра, три коммутатора, два умножителя, два сумматора-вычитателя, два выходных регистра и шесть буферных регистров, причем информационные входы пе рвого и второго входных регистров являются соответственно первым и вторым информационными входами вычислительного блока, первые выходы второго и третьего входных регистров соединены соответственно с первым и вторым информационными входами первого коммутатора, первый выход которого соединен с первым входом первогоумнажителя, выход которого соединен с информационным входом первого буфер ого регистра, первые выходы первого и четвертого входных регистров соединены соответственно с первым и вторым информационными входами второго коммутатора, первый выход которого соединен с первым информационным входом первого сумматора-вычитателя, выход которого соединен с информационным входом второго буферного регистра, выход которого соединен с третьим информационным входом второго коммутатора, входы синхронизации с первого по четвертый входных регистров, первого и второго буферных регистров, соединенные между собой управляющий вход первого коммутатора и первый управляющий вход второго коммутатора, второй управляющий вход второго коммутатора и управляющий вход первого сумматора-вычитателя являются соответственно c nepaoго по девятый управляющими входами группы вычислительного блока, информационный вход блока регистров подключен к информационному входу процессора, первый и второй входы синхронизации блока регистров подключены соответственно к первому и второму выходам блока синхронизации, первый и второй выходы блока регистров подключены соответственно к

1837320 входных регистров, выходы первого и второго сумматоров-вычитателей образуют 10

15 сумматора-вычитателя подключен к информационному входу третьего буферного реги-. 20 стра, выход которого соединен с четвертым

30 умножителя, выход котарого соединен с ин- 35 формационными входами четвертого и пя40

45 третьему и четвертому информационным входам вычислительных блоков, второй и третий информационные выходы которых образуют группy информационнь!х выходов процессора, третий и четвертый информационные входы каждого вычислительного блока подключены к информационным входам соответственно третьего и четвертого первый информационный выход вычислительного блока, второй и третий информационные выходы которого являются соответственно выходами первого и второro выходных регистров, информационные входы которых подключены к выходам соответственно первого и второго сумматороввычитателей, кроме того, выход второго информационным входом второго коммутатора, пятый и шестой информационные входы которого подключены к вторым выходам соответственно первого и четвертого входных регистров, второй выход второго коммутатора соединен с первым информационным входом второго сумматора-вычитателя, вторые информационные входы первого и второго сумматоров-вычитателей сОединены соответственно с первым и вторым выходами третьего коммутатора, второй выход первого коммутатора соединен с первым входом второго того буферных регистров, выходы которых соединены соответственно с первым и вторым информационными входами третьего коммутатора, третий и четвертый информационные входы которого соединены с выходами соответственно первого и шестого буферных регистров, информационный вход шестого буферною регистра соединен с выходом. первого умножителя, третий и четвертый информационные входы первого коммутатора соединены с вторыми выходами соответственно второго и третьего входных регистров, вторые входы первого и второго умножителей соединены соответственно с первым и вторым выходами узла формирования коэффициентов преобразования, вход синхронизации третьего буферного регистра. соединен с шестым управляющим входом группы вычислительного блока, соединенные между собой управляющий вход узла формирования коэффициентов преобразования, вход синхронизации третьего буферного регистра соединены с шестым управляющим входом группы вы50

55 числительного блока, соединенные между собой управляющий вход узла формирования коэффициентов преобразования, первый управляющий вход третьего коммутатора, входы .выборки первого, четвертого, пятого и шестого буферных регистров и управляющий вход второго сумматора-вычитателя являются десятым управляющим входом группы вычислительного блока, соединенные между собой первый вход синхронизации узла формирования коэффициентов преобразования и входы синхронизации пятого и шестого буферных регистров являются одиннадцатым управляющим входом группы вычислительного блока, второй управляющий вход третьего коммутатора подключен к восьмому управляющему входу группы вычислительного блока, вход синхронизации четвертого буферного регистра подключен к пятому управляющему входу группы вычислительного блока, двенадцатый управляющий вход группы которого подключен к второму входу синхронизации узла формирования коэффициентов преобразования, входы выборки и входы синхронизации первого и второго выходных регистров являются соответственно с тринадцатого по шестнадцатый управляющими входами группы вычислительного блока, входы пуска и останова блока синхронизации являются одноименными входами процессора, отличающийся тем, что, с целью повышения производительности, каждый вычислительный блок дополнительно содержит пятый, шестой, седьмой, восьмой буферные регистры и второй вычислительный модуль, причем информационный вход пятого буферного регистра соединен с первым информационным входом вычислительного блока, информационный вход шестого регистра соединен с четвертым информационным входом вычислительного блока, информационный вход седьмого регистра соединен с третьим информационным входом вычислительного блока, информационный вход восьмого регистра соединен с шестым информационным входом вычислительного блока, с семнадцатого по двадцать шестой управляющие входы группы вычислительного блока соединены с соответствующими входами второго вычислительного модуля, с двадцать седьмого по тридцатый управляющие входы группы вычислительного блока соединены с синхровходами соответственно пятого, шестого, седьмого и восьмого регистров, выходы которых соединены соответственно с третьим, четвертым, пятым, шестым информационными входами вычис1837320

10 м м в и тельногомодуля, первый и второй инфорционные входы второго вычислительного дуля соединены с выходами соответстнно второго и первого блоков умножителей, рвый и второй выходы вычислительного модуля соединены соответственно с третьим и четвертым входами вычислительного блока, третий выход вычислительного модуля соединен с вторым входом пятого группового

5 вычислительного блока.

1837320

1837320

1837320

Составитель К,Воробьев

Техред М.Моргентал Корректор П Гереши

Редактор Т,ОРлова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2867 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5