Запоминающее устройство с автономным контролем

Запоминающее устройство с автономным контролем

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при создании полупроводниковых запоминающих устройств с повышенной функциональной надежностью, Целью изобретения является повышение быстродействия устройства . Запоминающее устройство с автономным контролем содержит оперативный и постоянный накопители, блок управления, блок кодирования, блок декодирования, первый и второй переключатели, мультиплексор , с первого по третий блоки сравнения , счетчик, первый и второй сумматоры по модулю два, с первого по третий регистры, с первого по третий элементы И. 8 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)s G 11 С 29/00

ОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ДОМСТВО СССР

СПАТЕНТ СССР) ПИСАНИЕ ИЗОБРЕТЕНИЯ

АВТОРСКОМУ СВИДЕТЕЛ ЬСТВУ (57) Изобретение относится к вычислительной технике и может быть использовано при создании полупроводниковых запоминающих устройств с повышенной функциональной надежностью, Целью изобретения является повышение быстродействия устройства, Запоминающее устройство с автономным контролем содержит оперативный и постоянный накопители, блок управления, блок кодирования, блок декодирования, первый и второй переключатели, мультиплексор. с первого по третий блоки сравнеС ния, счетчик, первый и второй сумматоры по модулю два, с первого по третий регистры, с первого по третий злементы И. 8 ил, (2 (2 (4 (7 (7 и (5

Изобретение относится к вычислительн и технике и может быть использовано при с здании систем памяти с повышенной функ иональной надежностью.

Целью изобретения является повышен е быстродействия устройства, На фиг,1 изображена структурная схема и едлагаемого запоминающего устройства с втономным контролем; на фиг.2 — структу ная схема блока управления; на фиг.3— су матор по модулю два; на фиг.4 — схема б ока сравнения; на фиг.5 — схема блока д кодирования; на фиг,6 — схема счетчика; н фиг,7 — пример построения проверочной м трицы согласующих кодовых слов; на ф г.8 — алгоритм работы устройства.

Устройство (фиг.1) содержит оперативн и накопитель 1, входы первой группы 2 к торого соединены с входами первой групп первого сумматора по модулю два 3, инф рмационные входы первой группы 4 и вт рой группы 5 накопителя 1 связаны соот) 4934082/24

) 06.05,91

) 30.08,93. Бюл.¹ 32

) Минский радиотехнический институт

) П.П.Урбанович, Н.И.Урбанович .В.Шукевич

) Авторское свидетельство СССР

433542, кл. G 11 С 29/00, 1974.

Авторское свидетельство СССР

1048520, кл. G 11 С 29/00, 1983. (5 ) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

А TOHOMHblM КОНТРОЛЕМ.„.. Ж„„1837363 Al ветственно с выходами первого 6 и второго

7 переключателей, входы первой группы переключателя 6 подключены к инверсным выходам первого регистра 8 (управляющий вход регистра не показан), входы второй группы переключателя 6 подключены к инверсным выходам второго сумматора по модулю два 9, входы второй группы которого связаны с выходами постоянного накопителя 10, входами второй группы первого сумматора по модулю два 3, первого 11 и второго 12 элементов И, входы первой группы второго сумматора по модулю два 9 подключены к прямым выходам первого . регистра 8, входы которого соединены с выходами блока 13 кодирования, входами подключенного к информационным входам 14 устройства, Выходы второй группы 15 оперативного накопителя 1 подключены к информационным входам первой группы мультиплексора

16, информационные входы второй группы

1837363 которого соединены с выходами счетчика 17 и входами первой группы второго переключателя 7. Управляющий вход мультиплексора подключен к управляющему входу устройства, а его выходы — к адресным входам постоянного накопителя 10, Первый 18 и второй 19 управляющие входы накопителя связаны соответственно с вторым 20 и третьим 21 выходами блока управления 22,, первый вход и первый выход которого подключен соответственно к управляющим входу 23 и выходу 24 устройства. Четвертый выход 25 блока 22 соединен с управляющим входом первого переключателя 6, второй вход 26 блока — с вторым выходом первого блока сравнения 27, первые входы которого соединены с информационными входами второго 28 и третьего 29 регистров. Информационные входы первой и второй групп первого блока сравнения 27 подключены соответственно к выходам первого переключателя 6 и выходам оперативного накопителя 1. Пятый 30 и шестой 31 выходы блока управления 22 связаны соответственно с первыми и вторыми входами счетчика

17, седьмой 32, восьмой 33, девятый 34 и десятый 35 выходы блока — с управляющими входами соответственно второго регистра

28, третьего регистра 29, постоянного накопителя 10 и второго переключателя 7, выходы регистров 28 и 29 подключены соответственно к входам первой группы первого элемента И 11, второго блока сравнения 36 и второго. элемента И 12, третьего блока сравнения 37. Выходы элементов И 11, 12 связаны с входами второй группы соответственно блоков сравнения 36 и 37, выходами соединенных с входами третьего элемента И

38, выход которого подключен к третьему входу 39 блока управления 22, управляющие входы первого сумматора 3 и блока декодирования 40 подключены к управляющему входу 23 устройства. Входы блока декодирования 40 соединены с выходами первого сумматора 3, устройство содержит также адресные входы 41, соединенные с адресными входами накопителя 1, и информационные выходы 42, соединенные с выходами блока декодирования.

Блок 22 управления (фиг,2) построен на основе машинного синтеза автомата Мили в соответствии с назначением входов и выходов блока и алгоритма работы устройства (см.ниже) по известному методу. Блок 22 состоит иэ ПЛМ 43, регистра 44, первого 45 и второго 46 llocTOsIHHblx накопителей. Одни входы ПЛМ 43 соединены со входами 23, 26, 39 блока 22. Входы 47, 48, 49 ПЛМ вЂ” с выходами регистра 44, третий вход 50 ПЛМ 43 через элемент ИЛИ 51 соединен с первым

45 так же, как и блок 3.

На фиг,6 приведена схема счетчика 17, который может состоять из собственно стандартного счетчика 67, первого 68 и второго 69 элементов И, элемента ИЛИ 70, триггера 71, элемента задержки 72, генератора 73, Переключатели 6 и 7 могут представить собой обычные вентили, На фиг.7 обозначены номера 74 согласующих кодовых слоев и контрольные разряды 75 при 23-х информационных и 5-ти контрольных разрядах, Устройство работает следующим образом (фиг.8). При включении питания происходит начальная установка всех элементов устройства, В цикле записи информационные разряды поступают по входам 14 в блок

13 кодирования который формирует r проверочных символов линейного кода. Кодовое слово, состоящее из и символов (n=k+r), через прямые выходы регистра 8, сумматор по модулю два 9 и переключатель

6 записывается в накопитель 1 по входам 4.

Запись производится по адресу, поступающему на входы 41 накопителя по сигналу на управляющем входе 18 накопителя 1, Сигнал на выходе 20 блока управления 22 вырабатывается по приходу импульса "Запись" входом 23 блока 22. Выходы 52, 53, 54, 55

flflM подключены к входам первого 45 и второго 46 постоянных накопителей. Выходы накопителя 45 и первый выход накопителя 46 соединены с первым десятым выходами блока управления 22. Другие выходы 56 — 58 накопителя 46 связаны со входами регистра 44, синхронизация работы которого производится известными метода10

Сумматор 3 по модулю два (фиг.3) состоит из сумматоров 59 и вентилей 60.

Блок сравнения. состоит (фиг.4) из сумматоров по модулю два 61 и вентилей 62.

"5 Аналогичным образом могут быть построены блоки 9, 36, 37.

Блок 13 кодирования состоит из сумматоров по модулю два и производит вычисление проверочных соотношений кода

20 Хамминга. Блок 40 декодирования (фиг.5) состоит из блока 63 кодирования, аналогичного блоку 13, блока 64 вычисления синдрома, дешифратора 65, определяющего местоположение ошибок, .блока 66 коррек25 ции. На входы блока 63 поступают информационные (R) символы с выходом блока 3, а на выходах блока 63 — вновь сформированные проверочные разряды кодового слова, которые в блоке 64 сравниваются (как на

30 фиг,4) с проверочными битами, поступающими с блока 3. Блок коррекции 66 построен

1837363

15

45

55! управляющий вход 23 устройства. Таким разом, в.накопитель 1 запишется первиче кодовое слово, Затем производится нтрольное считывание этого слова по выдам накопителя 1; операция "разрешася" сигналом на входе 19 накопителя 1, от сигнал поступает с выхода 21 блока равления 22. Блок сравнения 27 опреляет соответствие записываемого кодого слова считанному. Первое поступает на оды блока 27 с выхода переключателя 6. ри равенстве кодовых слов отсутствует гнал "Ошибка" на одном из выходов бло27; при этом блок 22 вырабатывает сигал Готовность" по выходу 24, что означает озможность обработки (записи или считыания) следующего кодового слова.

Если считанное и записываемое слова е совпадают хотя бы в одном разряде, блок

7 вырабатывает сигнал "Ошибка", поступащий на вход 26 блока управления 22, а оразрядная сумма по модулю два этих коовых слов — на входы регистров 28 и 29. лок 22 вырабатывает сигнал "Запись" по

ыходу 20, сигнал "Прямой/инверсный"— о выходу 25, сигнал разрешения занесения нформации в регистр 28 — по выходу 32. В езультате этого в выбранную ячейку накоителя 1 по входам 4 через переключатель запишется инверсное кодовое слово; это е слово поступит в блок сравнения 27. Даее производится контрольное считывание нверсного кодового слова и сравнение его блоке 27 с записываемым. При отсутствии игнала "Ошибка" на выходе блока 27 через ереключатель 7 в накопитель 1 (по тому же дресу) записывается значение адреса такоо согласующего слова (все разряды котороо соответствуют "1"), что при чтении оэволит установить, что слово было инверировано в режиме записи (код адреса этого лова постоянно находится на выходах второй группы переключателя 7), Затем вырабатывается сигнал Тотовность".

Согласующие кодовые слова записаны в постоянный накопитель 10 в виде проверочной матрицы, соответствующей линейному коду (Хэмминга, например). Все строки матрицы являются кодовыми словами линейного кода, а номера всех кодовых слов различны, Если на выходе блока 27 вырабатывается сигнал "Ошибка", он поступает на вход

26 блока управления; блок 22 формирует сигнал по выходу 33, разрешающий запись информации из блока 27, в регистр 29, сигнал по выходу 34, разрешающий чтение кодового слова из накопителя 10 по адресу. вырабатываемому счетчиком 17 при поступлении на его вход сигнала "Пуск счетчика" с выхода 31 блока 22. Под воздействием этих сигналов постоянный накопитель 10 последовательно выдает кодовые слова, которые поступают на входы второй группы элементов И 11, 12. Этими элементами, а также блоками 36 и 37, элементом И 38 производится поиск такого согласующего кодового слова, чтобы при записи в дефектную ячейку накопителя 1 суммы по модулю два первичного кодового слова с согласующим словом не возникали ошибки. Если такое согласующее слово найдено, то с выхода элемента И

38 на вход 32 блока поступает единичный сигнал, под воздействием которого блок 22 вырабатывает по выходу 30 сигнал "Стоп" счетчика 17, по выходу 20 — сигнал "Запись" в накопитель 1, à по выходу 25 — сигнал, разрешающий запись суммы прямого и согласующего кодовых слов, поступает в переключатель 6 и далее — e соответствующую ячейку памяти накопителя 1, Если согласующее кодовое слово не найдено, т.е. счетчик перебрал все адреса, то (согласно фиг.8) после получения адреса последнего согласующего кодового слова счетчик 17 установится в нулевое состояние, Процессором или другим внешним устройством (на фиг. не показаны) будет зафиксированы наличие неисправимой ошибки.

Внешними сигналами устанавливается новый цикл обращения к памяти, В цикле считывания информации символы с выходов 2 накопителя 1 поступают в сумматор 3. Кроме того, с выходов 15 накопителя 1 на информационные входы первой группы мультиплексора 16 поступает номер согласующего кодового слова, являющийся адресом постоянного накопителя 10. На выходе 34 блока 22 вырабатывается сигнал, разрешающий считывание из накопителя

10. Согласующее кодовое слово с выходов накопителя 10 поступает на входы сумматора 3; происходит поразрядное сложение его с информационным кодовым словом, считанным иэ накопителя 1. При этом восстанавливается исходное информационное слово. Если в этом слове имеется ошибка, которая возникла между двумя последними обращениями к данной ячейке, то такая ошибка будет исправлена блоком декодирования 40. На выходах 42 устройства будет исходное информационное слово без ошибок. Через время, необходимое для выполнения указанных операций, вырабатывается сигнал Готовность", Таким образом в предлагаемом устройстве с автономным контролем исправляется такое же число ошибок в информации, как и в известном, Проверочные матрицы формирования согласующих кодовых слов в обоих устройствах идентичны. Однако длитель1837363

55 ность цикла записи в предлагаемом устройстве меньше, чем в известном. Действительно, в известном устройстве (прототип) время, необходимое для записи в накопитель информации с учетом имеющихся неисправностей ЭП опрашиваемой ячейки, состоит иэ временных отрезков определяемых: формированием кодового слова (первичного) и его записью в накопитель 1; считыванием первичного кодового слова из накопителя 1 и обнаружением несогласованных ошибок, поиском согласующего кодового слова, запись в накопитель 1 инверсного кодового слова, считыванием инверсного кодового слова иэ накопителя 1 и поиском согласованных (по отношению к первичному кодовому слову) ошибок; поиском нового согласующего кодового слова, формированием окончательного кодового слова с учетом согласованных и несогласованных ошибок, окончательной запись в оперативный накопитель 1 кодового слова, формирование которого отмечено п,ж.

В предлагаемом устройстве максимальная длительность цикла записи сокращена за счет того, что согласующее кодовое слово формируется один раз: после того, как установлено местоположение согласованных и несогласованных ошибок в первичном кодовом слове. В предлагаемом устройстве производится лишь обнаружение согласованных и несогласованных ошибок в считываемых из накопителя кодовых словах.

Определение логического состояния дефектных (отказавших) ЭП в ячейке накопителя достаточно для формирования окончатель. ного кодового слова. 3а счет этого увеличивается быстродействие устройства и, кроме того, сокращаются аппаратные затраты на реализацию избыточной части устройства.

Оценка показывает, что быстродействие предлагаемого устройства на 15-20% выше, чем быстродействие.

Формула изобретения

Запоминающее устройство с автономным контролем, содержащее оперативный накопитель. блок управления, блок кодирования, блок декодирования, первый и второй переключатели, мультиплексор, с первого по третий блоки сравнения, постоянный накопитель, счетчик, первый и второй сумматоры по модулю два, с первого по третий регистры. с первого по третий элементы И, причем входы первой группы первого сумматора по модулю два и первого

45 блока сравнения соответственно объединены и соединены с соответствующими выходами первой группы оперативного накопителя, выходы второй группы которого соединены с информационными входами первой группы мультиплексора, информационные входы второй группы которого соединены с выходами счетчика, управляющие входы мультиплексора, первого сумматора по модулю два, блока декодирования и первый вход блок управления объединены и являются управляющим входом устройства. управляющим выходом которого является первый выход блока управления, второй и третий выходы которого соединены соответственно с первым и вторым управляющими входами оперативного накопителя, адресные входы которого являются адресными входами устройства, информационные входы первой группы оперативного накопителя и информационные входы второй группы первого блока сравнения соответственно объединены и подключены к выходам первого переключателя, входы первой группы которого соединены с соответствующими инверсными выходами первого регистра, прямые выходы которого соответственно соединены с входами первой группы второго сумматора по модулю два, входы второй группы которого и входы второй группы первого сумматора по модулю два соответственно объединены и подключены к выходам постоянного накопителя, адресные входы которого соединены с соответствующими выходами мультиплексора, вход первого регистра подключен к выходу блока кодирования, входы которого являются информационными входами устройства, информационными выходами которого являются выходы блока декодирования, информационные входы которого соединены с соответствующими выходами первого сумматора по модулю два, выходы второго сумматора по модулю два соединены с соответствующими входами второй группы первого переключателя, управляющий вход которого соединен с четвертым выходом блока управления, пятый и шестой выходы которого подключены соответственно к первому и второму входам счетчика, седьмой, восьмой м девятый выходы блока управления подключены соответственно к управляющим входам второго и третьего регистров и постоянного накопителя, информационные входы второго и третьего регистров обьединены и подключены к первому выходу первого блока сравнения, второй выход которого соединен с вторым входом блока управления, о тл и ч а ю щ е е с я тем. что, с целью повыше1837363.

10 н к

Ц е к с с к

У .с в в в о я быстродействия устройства эа счет соащения временных потерь в избыточных лях, десятый выход блока управления со- . инен с управляющим входом второго переючателя, входы первой группы которого 5 единены с соответствующим выходами етчика, входы второй группы второго переючателя являются входами логической "1" тройства, выходы второго переключателя единены с информационными входами 10 орой группы оперативного накопителя, оды первой группы первого элемента И и орого блока сравнения соответственно ъединены и подключены к выходам второго регистра, входы первой группы второго элемента И и третьего блока сравнения соответственно объединены и подключены к выходам третьего регистра, входы второй группы первого Lh второго элементов И сооТветственно объединены и подключены к выходам постоянного накопителя, выходы первого и втооого элементов И соединены соответственно с входами второй группы второго и третьего блоков сравнения, выходы которых подключены соответственно к входам первой и второй групп третьего элемента И, выход которого соединен с третьим входом бло ка уп ра аления.

1837363

1837363 Ямк о о о о о о о

0 1 О о

О 1 О 1 0 7 10 о

1 1 1 1

1 и о

О 1 О

О О 1

1 О О,О

7Ф оооиооооооооопооооооооо

000000000111111111 11111

00O7f777700000Df71fffff

7 77OOO1f1OO011100O0f f1f

07 707 70110110110071001f

7 0 710107010100101Î f Îf 01

17 f17 111 1111117 711f f f ff

1 11 7 17 17 f 00000000000000

1110 П ОООО1111f 1ООО 00000

0 0 0 1 1 7 0 0 0 f 1 1 0 0 0 1 7 1 1 0 0 0 0

70010Of 70f00f00f f00f1аО

01001 g f 01010 f 1010701010 д а Р 7

f 0000

001 0Ю

00001

11-1ff

011f f

1011 f

11011

11101

1 1 1 10

1837363

wu unu

4me ue

Я л dna a х исаж,усмю и А Р гумжм

СР@ВМ. ОБОЯХ и мл РСУ77 Рс оРлу, agua г

kn, / - : ХО, = Z

m @atra ueno сО wî О л О

cnudcrГФ L r 77: Cr 1 +/

man тГ;

Лгу Кжьу.y )re A атодщр щ

НОИРЦ

Составитель П. Урбанович

Техред М.Моргентал КоРРектоР М. Керецман

Редактор

Заказ 2869 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 ю cpm

СИ7ЛПР Cruu

3crn Р,юи, fP,... / рЮ

РпуиРпе ие

Фя Ргюфю аи Р оп Л оРСЛст

7 г/Р=лм Cq у

А7