Приемник многочастотных сигналов

Приемник многочастотных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к устройствам приема многочастотных сигналов и может быть использовано в электросвязи. Сущность изобретения: приемник содержитусилитель с автоматической регулировкой усиления, шесть полосовых фильтров, шесть детекторов, первый дешифратор, первый, второй и третий селекторы, сигнала по длительности, первый, второй, третий и четвертый элементы И, формирователь импульсов, параллельный регистр , элемент НЕРАВНОЗНАЧНОСТЬ, генератор, первый и второй коммутаторы , элемент ИЛИ, второй дешифратор, блок индикации, триггер, одновибратор и блок оперативной памяти. 2 з.п. ф-лы, 3 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 Н 04 Q 1/36

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ПАТЕНТУ (сл

I (21) 4876754/09 (22) 22.10,90 (46) 30.08,93. Бюл, ¹ 32 (71) Новосибирский электротехнический институт связи им. Н.Д,Псурцева (72) Д.В.Кожевников, В,Б.Малинкин, Г.Н.Попов,и В.Н.Руин (73) Новосибирский электротехнический институт связи им. Н.Д.Псурцева (56) Авторское свидетельство СССР №

1322509, кл. Н 04 Q 1/36, 1985. (54) ПРИЕМНИК МНОГОЧАСТОТНЫХ СИГНАЛОВ (57) Изобретение относится к устройствам приема многочастотных сигналов и может

Изобретение относится к области электросвязи и может быть использовано при приеме многочастотных сигналов.

Цель изобретения — повышение помехоустойчивости принимаемых сообщений.

П редлагаемое устройство (см. фиг 1) содержит усилитель 1 с автоматической регулировкой усиления, шесть (2 — 1,2—

2,2 — 3,2 — 4,2 — 5,2 — 6) узкополосных полосовых фильтров, шесть (4 — 1,4—

2,4 — 3,4 — 5,4 — 6} детекторов, дешифратор 6, схему 7 ИЛИ, три (8 — 1,8 — 2,8 — 3) селекторов сигнала по длительности, четыре (9 — 1,9 — 2,9 — 3,9 — 4) схемы И, параллельный

10 регистр, схему неравнозначности 11, первый 12 и второй 16 коммутаторы, оперативное запоминающее устройство 13. формирователь 14, генератор 15, триггер 17, „„Я „„1838894 А3 быть использовано в электросвязи. Сущность изобретения: приемник содержитусилитель с автоматической регулировкой усиления, шесть полосовых фильтров, шесть детекторов, первый дешифратор, первый, второй и третий селекторы, сигнала по длительности, первый, второй, третий и четвертый элементы И, формирователь импульсов, параллельный регистр, элел ент НЕРАВНОЗНАЧНОСТЬ, .генератор, первый и второй коммутаторы, элемент ИЛИ, второй дешифратор, блок индикации, триггер, одновибратор и блок оперативной памяти, 2 з.п. ф-лы, 3 ил., 1 табл, счетчик 18, второй дешифратор 19, блок индикации 20, одновибратор 21, На фиг. 2 изображен селектор (8 — 1,8—

2,8 — 3) сигнала по длительности, состоящей (ф из интегрирующей RC-цепи 24 и схемы рав- (А) нозначности 25, СО

На фиг. 3 изображен формирователь 14, р состоящий из схемы И 22 и одновибратора

23.

Приемник многочастотных сигналов содержит последовательно соединенные усилитель 1 с автоматической регулировкой усиления, и есть (2 — 1,2 — 2,2 — 3 2-4,2 — 5,2 — 6) узкополосных полосовых фильтров, шесть (4—

1,4 — 2,4 — 3,4 — 4.4 — 5,4 — 6} детекторов, первый 6 дешифратор, первый селектор 8-1 сигнала по длительности, первую 9 — 1 схел1у И, параллельный 10 регистр, первый 12 коммутатор, оперативное запоминающее устройст1838894

0,1 Тмин< RC < Тмин

50 во 13, блок 20 динамической индикации, последовательно соединенные формирователь 14, второй 16 коммутатор. счетчик 18. дешифратор 19, триггер 17, четвертую 9-.4 схему И, выходом соединенную со вторым входом оперативного запоминающего устройства 13, последовательно соединенные третий 8-3 селектор сигнала по длительности, третью 9-3 схему И, выходом соединенную к третьему входу первого 12 коммутатора, последовательно соединенные схему неравнозначности 11, вторую 9-2 схему И, одновибратор 21, выходом соединенного с другим входом параллельного регистра 10, а так же второй 8 — 2 селектор сигнала tlo длительности, выходом соединенный со вторым входом второго 16 дешифратора, при этом 2-ой, З-ий, 4-ый выходы дешифратора 6 соединены соответственно с входами второго 8 — 2 и третьего

8 — 3 селекторов и входом формирователя 14, информационный выход дешифратора соединен со входом параллельного регистра

10, входом схемы 11 неравнозначности, вторым входом первого 12 коммутатора, входы схемы ИЛИ 7 соответственно к выходу дешифратора 19 и выходу первого 9 — 1 схемы

И, выход схемы 7 ИЛИ соединен с другим входом счетчика 18.

Работу данного устройства можно пояс; нить следующим образом.

При включении устройства в сеть происходит предварительный сброс устройства в исходное состояние, Данная операция осуществляется подачей сигнала "Сброс" на 7ой вход дешифратора 6. На выходах дешифратора 6 "Разрешенная комбинация" и "Старт" формируются две логические активные единицы. На выходах "Повтор" и

"Цифра/повтор", формируются пассивные логические нули, На информационных выходах дешифраторов сформирована запрещенная кодовая комбинация 1111 (Здесь и дальше подстроечный индекс обозначает систему счисления), Сигналы с выходов

"Старт" и "Разрешенная комбинация" запускают в работу второй 8 — 2 и первый 8-1 селекторы по длительности, представляющие собой устройство, позволяющее распознать сигнал по длительности. В частности, если длительность сигнала, который формируется на четырех служебных выходах дешифратора 6 меньше заданной, то на выходах селекторов по длительности (блоки 8 — 1, 8-2, 8 — 3) будут логические нули.

В случае, если поступающий выходной сигнал дешифратора 6 больше порогового значения, то на выходе селекторов по длительности — логическая единица. Эта операция селекции (см, фиг. 2) достигается пропусканием входного сигнала через интегрирующую RC-цепи и сравнения в схеме равнозначности сигналов на входе и выходе

RC-цепи. Постоянная времени RC определяет операцию селекции по длительности. Для правильной работы селекторов по длительности должно выдерживаться соотношение

Здесь Тмин — минимальный временной интервал приема многочастотной посылки.

Обнуляющий сигнал "Сброс" выбирается всегда больше минимально-возможной

Т, . Поэтому на выходе первого 8-1 и второго 8 — 2 селекторов по длительности формируются логические единицы.

В первой 9 — 1 схеме И происходит совпадение этих сигналов, На выходе первой схемы И формируется обнуляющий сигнал, который одновременно поступает в счетчик

18, триггер 17, параллельный регистр 10 и принудительно устанавливает выше блоки в исходное состоян е. Так счетчик 18 и триггер 17 переводятся в нулевое состояние, а параллельный регистр 10 устанавливается г. состояние 11112. Так как триггер 17 переведен в нулевое состояние (Q = Q, Q = 1), то сигналом с прямого выхода триггера запрещается работа блока динамической индикации 20. Помимо этого второй 16 коммутатор подключает выход формирователя 14 ко входу счетчика 18, Устройство готово к приему сигналов, Сигнал "Сброс" можно не подавать в дешифратор 6, но в этом случае в перечисленных выше блоках при первоначальном включении хранится произвольная информация. Хотя при приеме блока информации устройство автоматически приходит в рабочее состояние, Рассмотрим, каким образом осуществляется прием сигналов. Принимаемый сигнал поступает через усилитель 1 с автоматической регулировкой усиления и далее параллельно на 6 узкополосных полосовых фильтров, каждый из перечисленных выше полосовых фильтров (2 — 1,2 — 2,2 — 3,2—

4,2 — 5,2 — 6) настроены соответственно на частоты 700, 900, 1100, 1300, 1500 и 1700 Гц.

Следует заметить, что из линии при правильной работе может поступать код 2 из 6.

Это значит, что одновременно принимаются только две частоты из 6. Другие комбинации, к примеру одна частота из 6, либо более двух частот из 6 являются ошибочными или запрещены для приема и обработки, При поступлении кода 2 из 6 на входы узкополосных полосовых фильтров такой комбинации, сигнал приема может присутствовать лишь на двух выходах. На остальных выходах по1838894

40 с

2! 4!

55 лосовых фильтров сигнала не будет. Сигналы с выхода узкополосных полосовых фильтров далее поступают на входы детекторов.

Эта задача детекторов — обнаружить принимаемый сигнал. Так как только на двух выходах узкополосных полосовых фильтров при правильнои работе присутствует сигнал, то только на двух выходах детекторов формируется активный логический нуль, на четырех оставшихся выходах детекторов формируется пассивная логическая единица, Цифровая комбинация с выходов детекторов поступает далее на вход дешифратора 6, Дешифратор представляет собой постоянное запоминающее устройство (ПЗУ), где выходные ц.ины детекторов являются адресными входами зашифки ПЗУ для дешифратора 6 приведен в табл, 1. Из анализа этой таблицы можно сделать вывод, что на входе дешифратора 6 может присутствовать только 12 комбинаций (разрешенных).

10 комбинаций — информация о значении переданных цифр. В десятичной системе счисления таких цифр 10 (с О до 9), 11-ая комбинация "Старта". Появляется вначале передачи блока информации. 12 комбинация — комбинация "повтор", Данный сигнал формируется всякий раз в тракте передачи, когда очередная передаваемая цифра по значению такая же, что и предыдущая, к примеру, если мы должны передать (а значит и принять приемником многочастотных сигналов) значение цифры Зю íà i-ом и 1+ 1 тактовом интервалах, то i-ом таковом интервале передается сигнал 3ю, à íà i + 1 тактовом интервале передается сигнал

"Поворот", Такой порядок передачи и приема многочастотных сигналов осуществляет своеобразное скремблирование. Поэтому на соседних тактовых сигналах нет совершенно одинаковых сигналов. Это в свою очередь повышает качество приема. Из анализа кода 2 иэ 6 легко можно показать, что число возможных комбинаций при таком кодировании будет 15.

Следовательно, три комбинации остаются ли ш ними и их и ри ем зап рещен. Кроме того будут запрещенными все комбинации, когда принимается лишь одна частота иэ 6, или более двух частот из 6. Если принимаемый сигнал — разрешенная комбинация, то на, выходе дешифратора 6 "Разрешенная комбинация" (далее РК) формируется логическая единица. Если входная комбинация попадает в разряд запрещенных, то на упомянутом выше входе — логический нуль, Аналогично дешифруются другие сигналы. Так как на выходе "Старт" лог,единица будет только тогда, когда принимается сигнал начала блока 7 на выходе "Повтор" формируется лог.единица в том случае, когда принимается сигнал "Повтора". На выходе

"Цифра или Повтор" формируется ло . единица, когда осуществляется прием цифровой информации, либо когда принимается сигнал "Повтора". В случае приема сигнала

"Старт" на выходе дешифратора 6 "цифра или Повтор" — лог.нуль, Помимо этого, на четырех информационных выходах дешифратора 6, подключенных к информационным входам параллельного регистра 10, принимаемый сигнал 2 из 6 перекодируется по закону 1 — 2 — 4 — 8. К примеру, если принимается комбинация цифры 31о, то ей соответствует сигнал на информационных выходах дешифратора 6 00112. Поясним порядок приема сигнала более подробно. Первым принимаемым сигналом является сигнал "Старта". В соответствии с табл. 1 на выходах детекторов 4 — 1 и 4 — 6 появляются активные нули. На выходах дешифратора 6

"РК" и "Старт" будут активные логические единицы. На выходах "Повтор" и "Цифра/Повтор" формируются логические нули.

С помощью первого 8 — 1 и второго 8 — 2 селекторов llo длительности спустя интервал задержки формируются на их выходах

30 две лог. единицы. На выходе первой 9-1 схемы И появляется лог.единица, соответствующая сигналу начальной установки. Если устройство не установлено в исходное состояние сигналом "Сброс" подаваемым вручную, то оно сигналом "Старт" принудительно устанавливается в исходное состояние. Порядок точно такой же, как и на подаче сигнала "Сброс". Если же устройство уже установлено s исходное состояние. то происходит повторение перечисленных выше операций и устройство еще раз принудительно сбрасывается в исходное.

Предположим, что после приема сигнала

"Старт" нам необходимо принять блок информации, состоящей из 6 десятичных цифр

291129. Следующим сигналом после приема

"Старта" будет сигнал десятичной двойки, В соответствии с табл. 1, данный сигнал принимается частотами fo = 700 Гц; 1г = 1100 Гц.

На выходе дешифратора в этом случае будут сформированы следующие сигналы: — выход "РК" — логическая единица . — выход "Старт" — логический нуль — выход "Повтор" — логический нуль — выход "Цифра/Повтор" — лог.единица . — Информационный выход — кодовая комбинация 0010.

1838894

Так при начальной установке в параллельный регистр 10 записывается no "S" в ходу комбинации 1111z, а на информационных выходах дешифратора комбинация 0010z, то на выходе схемы неравноэначности 11 подготавливают вторую 9 — 2 схему И, С появлением сигнала на выходе первого 8 — 1 селектора по длительности срабатывает вторая 9-2 схема И и запускает в работу одновибратор 21, Запись в параллельный регистр 10 будет производиться по окончании импульса с выхода одновибратора 21. . Как только в параллельный регистр 10 запишется комбинация 0010z, схема неравнозначности 11 закрывается. Следовательно, закрывается вторая 9 — 2 схема И и одновибратор 21 больше не будет срабатывать. Это состояние длится до приема и дешифрации очередной цифры.

Рассмотрим, какие операции производятся в других блоках. Так как на выходе дешифратора 6 "Повтор" — лог.нуль, то третий 8 — 3 селектор по длительности выключен. Третья 9 — 3 схема И закрыта. Сигналом с выхода третьей 9 — 3 схемы И первый комглутатор 12 подключает информационные выходы дешифратора к информационным входам оперативного запоминающего устройства 13 (в дальнейшем ОЗУ 13).

На выходе дешифратора 6 "Цифра/Повтор" сформирована лог.единица, С помощью формирователя 14, структура которого изображена на фиг, 3 в схеме И 22 происходит совпадение сигналов "Цифра/Повтор" с сигналом "PK", Сигналом с выхода схемы И 22 запускается одновибратор 23, формирующий импульс заданной длительности по формуле (1). Второй 16 коммутатор подключает выход формирователя

14 ко входу счетчика 18. От заданного фронта сигнала срабатываег счетчик 18, увеличивая свое состояние на единицу, Сформированный по длительности импульс в одновибраторе 23 используется для записи информации в ОЗУ. 13. По окончании импульса в ОЗУ 13 осуществляется перевод адресного счетчика 18. Импульсные записи в ОЗУ 13 приходят с выхода четвертый 9 — 4 схемы И. Так как при начальной установке триггер 13 был обнулен, то на его 0 выходе — лог.единица, которая разрешает работать четвертой 9 — 4 схемы И. При появлении сигналоо "РК" и сигналов с выхода формирователя 14, на выходе четвертой 9 — 4 схемы И формируется импульс по длительности равный длительности работы одновибратора

23. Импульс с выхода четвертой 9-4 схемы

И записывает по адресу 00002 — с выхода счетчика 18 первую цифру 0010. Как указывалось выше по окончании импульса с выхо5

45 да формирователя 14 счетчик 18 переходит в состояние 00012. подготавливая запись нового числа в ОЗУ 13. Дешифратор 19 во время приема сигналов остается выключенным, как и блок динамической индикации

20, Генератор 15 постоянно включен, но при приеме информации тактовые импульсы с

его выхода никуда не проходят, Это происходит из-за того, что второй коммутатор 16 подключает выход формирователя 14 ко входу счетчика 18. Аналогично описанным выше процессом по адресу 0001z в ОЗУ 13 запишется сигнал 9, а по адресу 0010 запишется 1. По иному обстоит дело при приеме второй десятичной единицы. В этом случае на выходе дешифратора 6 формируются следующие сигналы — на выходе "PK" — лог.единица — на выходе "Старт" — лог,нуль — на выходе "Повтор" — лог,единица — на выходе "Цифра/Повтор" — лог.единица — на информационных выходах — комбинация 11112

По данному набору сигналое срабатывает третья 9 — 3 схема И и первый 12 коммутатор подключает выход параллельного регистра

10 к информационным входам ОЗУ 13. Это означает, что необходимо записать в ОЗУ 13 по очередному адресу информацию о предыдущем принятом символе. Эта информация хранится в параллельном регистре 10.

Так как на выходе дешифратора 6 комбинация равна 1111z, а на выходе параллельного регистра 10 — комбинация 0001z то схема неравнозначности 11 срабатывает, запуская через вторую 9 — 2 схему И одновибратор 21, Как указывалось выше запись в параллельный регистр 10 осу цествляется задним фронтом сигнала с выхода одновибратора 21. Так как первый 12 коммутатор во время приема сигнала "Повтор" подключает выход параллельного регистра 10 ко входу

ОЗУ 13, то в последний по адресу 00112 записывается вновь сигнал 00012 (десятичная единица), соответствующий приему четвертой по порядку цифры. Запись в ОЗУ

13 осуществляе1ся аналогично записи трем предыдущим цифрам. Таким образо-1 в ячейку памяти ОЗУ 13 по адресу 01002 записывается сигнал 0110z (пятая принятая цифра — десятичная шестурка), а е ячейку с адресом 0101 — запишется вновь 0110z р т.д.

Второй дешифратор 19 дешифрирует состояние счетчика 18. Как указывалось выше принимаемый блок информации состоял из 6 десятичных цифр. По окончании приема шестой последней цифры. гчетчик 18 переходит в состояние 0110. Это состояние дешифрируется вторым леля«1 р:l ТороМ 19. На

1838894

10 его выходе появляется активная лог.единица, которая перевоит триггер 17 в единичн е состояние. Если принимаемый блок состоит из 7 принимаемых цифр, то дешифратор 19 настраивается на кодовую комби- 5 натацию 0111 и т.д, Триггер 17 срабатывает и производит переключение следующих устройств; — закрывает четвертую 9 — 4 схему И и запрещает тем самым запись в ОЗУ 13, 10 — переключает выход генератора 15 через второй коммутатор 16 ко входу счетчика 18, — разблокирует работу блока динамической индикации 20.

Генератор 15 вырабвтывает тактовые 15 импульсы, которые поступают в счетчик 18.

Советчик 18 изменяет свое состояние с нулевого до порогового, когорый задаетсл деШифратором 19. При достижении пррогового значения счетчик 18 по сигналу 20 с выхода дешифратора 18 принудительно обнуляется, Состояние счетчика 18 используется для адресации в ОЗУ 13 и для работы блока динамической индикации 20, Из ОЗУ

13 по нулевому адресу считывается первая 25 записанная цифра 2, Блок динамической индикации 20 индицирует эту цифру на первой принятой позиции. Аналогично на второй принятой позиции индицируется цифра 9... а на шестой — цифра 6 (длл нашего конкрет- 30 ного случая), Индикация принятого блока будет до тех пор, пока не поступит сигнал "Сброс", либо пока не появится новый блок информации, Как показали исследователя выигрыш 35 прямо пропорционален девиации частоты

Ч=4 м где а — девиация частоты. 40

Формула изобретения

1, Приемник многочастотных сигналов, содержащий усилитель с автоматической регулировкой усиления, шесть полосовых фильтров, шесть детекторов, выходы которых 45

Подключены к входам дешифратора, первый селектор сигнала по длительности, выход которого подключен к объединенным первым входам первого, второго, третьего и четвертого элементов И, а также элемент ИЛИ„о т л и 50 ч а ю шийся тем, что, с целью повышения помехоустойчивости, введены последовательно соединенные параллельный регистр, первый коммутатор, блок оперативной памяти и блок индикации, последовательно соединен- 55 ные формирователь импульсов, второй коммутатор, счетчик, второй дешифратор и триггер, а также второй и третий селекторы сигнала по длительности, элемент НЕРАВНОЗНАЧНОСТЬ, однови5ратор и генератор, выход которого подключен к второму входу второго коммутатора, третий вход которого объединен с вторым входом блока индикации и подключен к выходу триггера, второй вход которого объединен с вторым входом блока оперативной памяти, первыми входами элемента ИЛИ и параллельного регистра, и подключен к выходу первого элемента И, второй вход которого через второй селектор сигнала по длительности подключен к выходу "Старт" первого дешифратора, выход

"Разрешеннал комбинация" которого подключен к входу первого селектора сигнала по длительности, выход которого соединен с первым входом формирователя импульсов, второй вход которого соединен с выходом "Цифра/повтор" первого дешифратора, выход "Повтор" K01opor через третий селектор сигнала по длительности подключен к второму входу трет ьего элемента И, выход которого подключен к второму входу первого коммутатора, третий вход которого объединен с первым входом элемента НЕРАВНОЗНАЧНОСТЬ, вторым входом параллельного регистра и подключaí к дополнительному выходу ,цешифратора, выход параллельного регистра через другой вход элемента HEFABH03HAЧНОСТЬ подкл:очен к второму входу второго элемента И, выход которого через одновибратор соединен о третьим входом паралле.;ьного регистра, выход формирователя импульсов подк1lo lelI к второму вхоцу четвертого элемента И, выход которого соединен с третьим входом блока оперативной памяти, четвертый вход которого объединен с третьим входом блока индикации и подключен к выходу счетчика, другой вход которого подключен к выходу элемента ИЛИ, второй вход которого объединен с первым входом триггера, инверсный выход которого подключен к третьему входу четвертого элемента И, причем выходусилителя с автоматической регулировкой усиления через соответствующие полосовые фильтры подключен ко входам шести детекторов, 2. Приемник по п.1,отлич а ю щи йс я тем, что селектор сигнала по длительности содержит элемент РАВНОЗНАЧНОСТЬ, первый вход и выход которого являются входом и выходом селектора сигнала по длительности, а второй вход элемента

РАВНОЗНАЧНОСТЬ соединен с его первым входом через интегратор.

3. Приемник по п. 1; о т л и ч а ю щ и йс я тем, что формирователь импульсов содержит последовательно соединенные элемент И и одновибратор, выход которого является выходом формирователя импульсов, входами которого являются входы элемента И.

1838894

Порядок работы дешифратора 6.

PA

ГО =.700 Гц, F1 =900Гц, F2 =1100 Гц, F4 =1300 Гц, F7 =1500 Гц, F11 =1700 Гц.

1838894

Составитель В. Малинкин

Техред М.Моргентал Корректор А. Обручар

Редактор

Заказ 2929 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r Ужгород, ул.Гагарина, 101