Устройство для исправления одиночных и обнаружения мяоюкратных ошибок

Устройство для исправления одиночных и обнаружения мяоюкратных ошибок

Иллюстрации

Показать все

Реферат

 

В6441

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Сова Соеетскиа

Социалистичесмиа респуалим

Зависимое от авт. свидетельства №

Заявлено 19.111.1966 (№ 1061734/26-24) Кл. 42гп, 14 с прпсоедпнени";r заявки №

МПК б 06f

УДК 681.142.07(088.8) Приоритет

Опубликовано 16.V.1967. Бюллетень ¹ 11

Дата опубликования описания 18.И1.1967

Комитет по делам изобретений и открытий ори Совете отимистрое

СССР

Автор и мбрстения

А. И. Захаров

Военная краснознаменная академия связи

Заявитель

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОДИНОЧНЫХ

И ОБНАРУЖЕНИЯ МН01 ОКРАТНЫХ ОШИБОК

Известны устройства для испарения одиночных и обнаружения многократных ошибок, содержащие регистры сдвига, сумматоры по модулю два, запоминающие элементы и умножители на постоянный коэффициент.

Предложенное устройство отличается тем, что выход кольцевого сдвигающего регистра подсоединен к первому входу сумматора по модулю два, выход делителя подключен ко второму входу сумматора, выход которого соединен со входом блока обнаружения ошибки и со входом выходного сдвигающего регистра; выход блока обнаружения ошибки через триггер подключен к управляющему входу инвертора, другой вход которого соединен с выходом выходного сдвигающего регистра.

Это позволяет сократить оборудование.

На чертеже приведена функциональная схема устройства для исправления одиночных и обнаружения многократных ошибок для корректирующего кода с кодовой комбинацией длины и.

Опа содержит регистр 1 с обратной связью на и разрядов, делитель 2 íà n+1, блок 8 обнаружения ошибки, регистр 4 íà и разрядов, триггер 5, ячейку б памяти, ячейки 7, 8 «запрет», сумматор 9 по модулю два, схемы И10, инвертор 11, схемы И 12, 18.

В устройстве для получения последовательности из п+1 комбинаций, в которой первая комбинация нс изменена, а в остальных поочередно инвертировано по одному элементу, используется сложение по модулю два последовательности из и+1 неизмененных принятых комбинаций, полученных с регистра с обратной связью, и последовательности, получаемой с делителя на (n+ 1) .

Инвертирование производится с помощью сумматора по модулю два.

Схема И 10 в цепи обратной связи регистра служит для размыкания обратной связи на и+ 1 цикле, что необходимо для очистки регистра 1 и приема новой комбинации. Полученная после сумматора 9 комбинация записывается на регистр 4 и одновременно анализируется с помощью блока 8.

Если анализируемая комбинация не является кодовой, с выхода блока 8 выдается хотя бы одна единица (так как, например, для линейных кодов синдром в этом случае всегда будет не нулевым) и записывается в ячейку б памяти, с которой при считывании выдается импульс, опрокидывающий триггер 5 в такое состояние, при котором инвертор 11 закрыт и комбинация, записанная в регистре 4, на выход устройства не попадет. Перед проверкоп каждой комбинации триггер 5 возвращается в состояние, при котором инвертор 11 оказывается открытым. Поэтому, если прп анализе

ЗО комбинации она окажется кодовой, то с выхо)9844) Предмет изобретения

Составитель А. А. Плащик

Редактор Л. А. Утехина Техред T. П. Курилко Корректоры: А. А, Король и Е. H. Гудзова

Заказ 2!Об/11 Тира>к 535 Подниснос

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Центр, пр. Серова. д. 4

Типография, пр. Сапунова, 2 да блока 8, а следовательно, и с выхода ячейки б импульс не поступает, и тогда комбинация с регистра 4 через инвертор 11 списывается на выход устройства.

Схемы И 12 и 18 служат для закрывания выхода блока 8 при вводе комбинации для анализа и для размыкания обратной связи блока 8 при выводе с него результатов анализа.

Каждая комбинация проверяется а+1 раз.

Если в течение n+1 проверок отождествления комбинации с кодовой не происходит, то выдается импульс, служащий сигналом «ошибка», при помощи устройства, состоящего из ячеек 7 и 8 «запрет».

На ячейку 7 каждый раз перед проверкой комбинации из элементов записывается «1».

Если в проверяемой комбинации обнаружена ошибка, то с ячейки б списывается «1», которая, поступая в обмотку «запрет» ячейки 7, проводит считывание «1», не допуская ее выхода. Таким образом, при обнаружении ошибки при считывании по считывающей обмотке с ячейки 7 выхода не будет, Если анализируемая комбинация кодовая, то на выходе блока 8 появляется нулевая последовательность, и записи «1» в ячейку б не происходит. Следовательно, записанная ранее на ячейку 7 «1» списывается с нее при считывании, и по окончании проверки комбинации на выходе ячейки 7 появляется импульс.

На ячейку 8 запись «1» производится один ра3 в течение цикла из и+1 проверок йринятой комбинации.

Если в течение одной из проверок происходит отождествление, то с ячейки 7 в обмотку

«запрет» ячейки 8 поступает импульс, и записанная ранее «1» считывается таким образом, что импульс па выходе ячейки 8 не появляется.

Если же в течение и+1 циклов проверки отождествления не происходит, то при считывании с ячейки 8 выдается импульс, который и служит сигналом «ошибка».

Устройство для исправления одиночных и обнаружения многократных ошибок, содержащее кольцевой сдвигающий регистр, делитель, блок обнару>кения ошибок, выходной сдвигаюгций регистр, сумматор по модулю два, триггер и инвертор, отличающееся тем, что, с целью сокращения оборудования, выход кольцевого сдвигающего регистра подсоединен к первому входу сумматора по модулю два, вы25 ход делителя подключен ко второму входу сумматора, выход которого соединен со входом блока обнаружения ошибки и со входом выходного сдвигающего регистра, выход блока обнаружения ошибки через триггер подЗ0 ключен к управляющему входу инвертора, другой вход которого соединен с выходом выходного сдвигающего регистра.