Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и служит для контроля блоков оперативной памяти, в частности, на полупроводниковых элементах Устройство содержит блок памяти алгоритмов тестирования, блок формирования адреса, блок формирования тестов, блок проверяемой памяти, блок эталонной памяти, формирователь проверяемого числа, формирователь эталонного числа, регистр проверяемого числа, регистр эталонного числа , блок поразрядного сравнения, блок записи ошибочных наборов, выходной коммутатор, блок управления , блок задания временной диаграммы, блок задания временной выдержки, генератор тактовых импульсов и блок синхронизации. Изобретение позволяет увеличить быстродействие и расширить функциональные возможности устройства за счет оперативного и произвольного выбора алгоритмов тестирования Устройство, обеспечивает контроль блоков памяти вычислительных комплексов на рабочей частоте 25 МГц. Повышается достоверность диагностики неисправностей этих блоков. 2 зпфлы, 9 ил, 11 ид

ОПИСАНИЕ ИЗОБРЕТЕН

К ПАТЕНТУ

Комитет Российской Федерации

bio патентам и товарным знакам (21) 4898398/24 (22) 29.12.90 (46) 30.10.93 Бюл. Ия 39-40 (71) Институт точной механики и вычислительной техники им.САЛебедева РАН (72) Светличная ЕЛ.; Жуков ПВ. (73) Институт точной механики и вычислительной техники им.САЛебедева РАН (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАМЯТИ (57) Изобретение относится к вычислительной технике и служит для контроля блоков оперативной памяти, в частности, на полупроводниковых элементах Устройство содержит блок памяти алгоритмов тестирования, блок формирования адреса, блок формирования тестов, блок проверяемой памяти, (в) RU (и) 2002318 1 . (51) 5 0 11 С 29 ОО блок эталонной памяти, формирователь проверяемого числа, формирователь эталонного числа, регистр проверяемого числа, регистр эталонного числа, блок поразрядного сравнения, блок записи ошибочных наборов, выходной коммутатор, блок управления, блок задания временной диаграммы, блок задания временной выдержки, генератор тактовых импульсов и блок синхронизации Изобретение позволяет увеличить быстродействие и расширить функциональные возможности устройства за счет оперативного и произвольного выбора алгоритмов тестирования. Устройство, обеспечивает контроль блоков памяти вычислительных комплексов на рабочей частоте 25 МГц. Повышается достоверность диагностики неисправностей этих блоков. 2 з.п.фng 9 ил„11 ил.

2002318 ч

Изобретение относится к вычислительной технике и может быть использовано при разработке устройств для контроля блоков оперативной памяти, в частности. на полупроводниковых элементах, Известно устройства для контроля Gnoков памяти, содержащее блок задания тестов, блок управления, блок синхронизации, блок задания адреса, блок поразрядного сравнения, регистр числа.

Основными недостатками такого устройства являются стандартный набор тестов, который не обеспечивает достаточной эффективности контроля блоков памяти, низкое быстродействие устройства.

Наиболее близким к изобретению по технической сущности является устройство для контроля блоков памяти, содержащее блок задания естов, генератор тактовых импульсов, блок задания адреса, блок синхронизации, блок управления, формирователь считанных сигналов, регистр числа, блок поразрядного сравнения. блок определения адреса ошибки и блок задания временной выдержки.

Устройство обеспечивает контроль блоков оперативной памяти с помощью тестов

"Марш", "Диагональ" при однократном или многократном повторении тестов и автоматическом переключении значений нап ряжений питания микросхем памяти (номинал, максимум, минимум).

Недостатком известного устройства является невозможность организовать проверку блоков памяти на рабочей частоте и . использовать произвольные тесты, что не позволяет получить достаточно достоверную и аргументированную диагностику неисправностей.

Целью изобретения является увеличение быстродействия и расширение функциональных вазможностей за счет оперативного и произвольного выбора алгоритмов тестирования.

Цель достигается тем, что в устройство дпя контроля блоков памяти, содержащее блок формирования адреса, блок формирования тестов, блок проверяемой памяти, формирователь проверяемого числа, регистр проверяемого числа, блок поразрядного сравнения, блок записи ошибочных тестовых наборов, блок управления, блок задания временной. задержки, генератор тактовых импульсов и блок синхронизации, первый и второй входы которого соединены с соответствующими выходами генератора тактовых импульсов. а первый, второй, третий и четвертый выходы — соответственно с первыми входами синхронизации блока блока задания временной задержки, с входом синхронизации блока формирования адреса, вторым входом блока управления и синхравходам блока поразрядного сравнения, с третьим входом синхронизации блока управления, с первым входом синхронизации блока записи ошибочного тестового набора, причем первая и вторая группы выходов блока формирования адреса соединены с соответствующими группами информационных входов блока формирования тестов, первая группа выходов которого со10 единена с первыми входами блока проверяемой памяти, выходы которого через формирователь проверяемого числа саединены с информационными входами регистра числа, выходы которого соединены с первой группой информационных входов блока поразрядного сравнения, третья груп20 па выходов блока. формирования тестов соединена с третьей группой информационных входов блока поразрядного сравнения, введены блок памяти алгоритмов тестирования, блок эталонной памяти, формирователь эталонного числа, регистр эталонного числа, выходной коммутатор и блок формирования сигналов запуcica, и ри этом информационные и управляющие входы блока управления являются входами устройства, вход строба данных устройства соединен с третьим входом блока синхронизации, первая группа выходов блока управления соединена с инфар25

30 мационными входами блока памяти алгоритмов тестирования, c BTopolo llo восьмой выходи блока управления соединены с первой группой управляющих входов блока памяти алгоритмов тестирования, первая, с второй па четвертую и пятая группы выходов которого соединены соответственна с пегой группой управляющих входов блока формирования тестов, с входами блока формирования адреса и с третьей группой информационных входов блока формирования тестов, четвертая группа выходов блока памяти алгоритмов дополнительно соединена с четвертой группой информационных входов блока формирования тестов, третья группа выходов блока формирования адреса соединена с пятой группой информационных входов блока формирования тестов, а его четвертый выход соединен с вторым управляющим входом блока памяти алгоритмов

50 тестирования, вторая группа выходов блока формирования тестов соединена с первыми входами блока эталонной памяти, выходы которого через формирователь эталонного числа соединены с информационными вхаформирования тестов, блока управления, и дами регистра эталонного числа, выходы ко2002318

55 торого соединены с второй группой информационных входов блока поразрядного сравнения, первые выходы которого соединены с первой группой информационных входов выходного коммутатора. третья группа выходов блока формирования тестов дополнительно соединена с первыми информационными входами блока записи ошибочных тестов наборов и второй группой информационных входов выходного коммутатора, третья группа информационных входов которого соединена с первыми выходами блока записи ошибочных тестовых наборов, вторые информационные входы которого соединены с вторыми выходами формирователя проверяемого числа, первый выход блока синхронизации дополнительно соединен с первым входом синхронизации блока памяти алгоритмов тестирования и с синхровходом выходного коммутатора, пятый выход блока синхронизации соединен с вторыми входами блока памяти алгоритмов тестирования и блока формирования сигналов запуска. второй и третий выходы блока синхронизации дополнительно соединены соответственно с третьим входом синхронизации блока памяти алгоритмов тестирования, первым входом блока формирования сигналов запуска и с четвертым синхровходом блока памяти алгоритмов тестирования, первые и вторые выходы блока формирования сигналов.запуска соединены соответственно с вторыми входами блоков проверяемой эталонной памяти, выход блока задания временной задержки соединен с синхровходами регистров проверяемого и эталонного числа и блока записи ошибочных тестовых наборов, последние выходы блока памяти алгоритмов тестирования, блока формирования адреса, блока поразрядного сравнения и блока записи ошибочных тестовых наборов соединены с третьими входами блока управления и с четвертыми информационнь ми входами выходного коммутатора, последний выход блока поразрядного сравнения дополнительно соединен с третьим входом блока записи ошибочных тестовых наборов, пятый выход блока управления дополнительно подключен к пятому входу блока записи ошибочных тестовых наборов, седьмой выход блока управления дополниTeRbl.о подключен к шестому входу блока записи ошибочных тестовых наборов и к первому входу из группы управляющих входов блока формирования адреса, а выходы блока управления с восьмого по одиннадцатый подключены соответственно к управляющим с второго по пятый входам блока формирования адреса. выходы блока управления с двенадцатого па четырнадцатый соединены с управляющими входами блока формирования тестов, пятнадцатый, шест. надцатый и семнадцатый выходы блока управления соединены с входами управления соответственно блока формирования сигналов запуска, блока поразрядного сравнения и блока задания временной задержки, восемнадцатый и девятнадцатый выходы блока управления соединены с седьмым и восьмыми входами блока записи ошибочных тестовых наборов и входами управления выходного коммутатора, выходы которого являются первыми выходами устройства, двенадцатый выход блока управления является вторым выходом устройства.

Блок памяти алгоритмов тестирования содержит мультиплексор, счетчик адреса, ЗУ алгоритмов, регистры первой и второй масок, дешифратор, регистр перехвата, элементы И с первого по тринадцатый, причем информационные входы блока соединены с информационными входами ЗУ и регистров масок, первый вход первой группы управляющих входов блока соединен с первым входом первой группы информационных входов мультиплексора, второй вход которой соединен с вторым управляющим входом блока, вторые входы первой группы управляющих входов блока соединены с вторыми входами соответствующих вторых информационных входов мультиплексора, пятый вход первой группы управляющих входов блока соединен с первым входом второго элемента И и первым входом третьей группы информационных входов мультиплексора, управляющий вход которого соединен с четвертым входом первой группы управляющих входов блока, первые входы второй группы информационных входов мультиплексора соединены с соответствующими первыми выходами регистра, первые входы которого соединены с первыми выходами ЗУ, второй выход регистра перехвата соединен с вторым входом третьей группы информационных входов мультиплексора, третий и шестой входы первой группы управляющих входов блока соединены соответственно с первыми входами первого и с третьего по тринадцатый элементов

И, входом управления регистра перехвата и с первым. входом управления счетчика, выходы которого соединены с входами адреса

ЗУ, первый, вторые и третий выходы мультиплексора соединены соответственно со счетным, информационными входами счетчика и вторым входом первого элемента И, выход которого соединен с вторым входом управления счетчика, первый, третий и второй входы синхронизации блока соединены

200? 318

20

45

50.г с вторыми входами второго элемента И, выход которого соединен с входом разрешения записи ЗУ, первый и третий синхровхады блока дополнительно соединены с синхровхадами соответственно. регистров первой и второй масок, управляющие входы которых соединены с седьмыми управляющими входами блока, третий синхровход блока дополнительно соединен с синхровходом регистра перехвата, 1ретьи, четвертые, пятый и шестой информационные входы которого соединены с соответствующими выходами ЗУ, седьмые и восьмые выходы ЗУ соединены соответственно с входами дешифратора и с соответствующими первыми входами элементов И с третьего по тринадцатый, вторые входы которых соединены с соответствующими выходами дешифратора, третьи, пятый и шестой выходы регистра являются соответ- . ственно первыми и пятыми выходами блока, четвертые выходы регистра перехвата, девятый выход ЗУ и выходы элементов И являются вторыми выходами блока, выходы регистров первой и второй масок являются соответственно третьими и четвертыми выходами блока, выход переноса счетчика и девятый выход ЗУ дополнительно соединены с шестыми выходами блока.

Блок формирования сигналов запуска содержит первый и в арой элементы И, первый и второй мультиплексоры, первый и второй формирователи, причем первый вход блока соединен с первыми входами элементов И, второй вход блока соединен с вторым входом первого и через инвертор.с вторым входом BTopoãо элементов И, выход первого элемента И соединен с первым и третьим информационными входами первого и вторым информационным входом второго мультиплексоров, выход второго элемента

И соединен с вторым информационным Входом первого и первым и четвертым входами второго мультиплексоров, четвертый вход первого и третий вход второго.мультиплексоров обьединены и соединены с источникам логического "0", управлягагдие входы мультиплексоров попарно обьединены и соединены с управляющими входами блока, выходы мультиплексоров через формирователи соединены с выходами блока, Блок формирования адреса содержит коммутатор старших разрядов адреса, элементы И с первого по k-й, счетчик старших разрядов, счетчик базового адреса, счетчик текущего адреса, генератор псевдокода, первую и вторую схемы сравнения, мультиплексор условий перехода по алгоритму, причем первые входы блока формирования адреса .соединены с саответствугащими первыми управляющими входами счетчиков и генератора и с входом +1 счетчика старших разрядов, вторые входы блока формирования адреса соединены с соответствующими информационными входами коммутатора старших разрядов и соответствующими первыми входами элементов

И, выходы коммутатора и элементов И соединены с информационными входами соответственно счетчика старших разрядов и счетчика базового адреса, вторые входы элементов И обьединены и соединены с первым управляющим входом блока формирования адреса, вторые управляющие входы которого соедиг- ены с управляющими входами коммутатора и мультиплексора признаков конца счета, третий и четвертый управляющие входы блока формирования адреса подключены соответственно к второму управляющему входу генератора и к втоpblM управляющим входам счетчиков, вход

+1 счетчика текущего адреса подключен к источнику логической "1", а его информационные входы подключены к источнику лагического "0", синхровход блока подключен к синхравходам счетчиков и генератора, информационные входы которого соединены с источниками логической "1" и логического

"0", первые входы первой схемы сравнения являются третьими информационными входами блока формирования адреса, первые выходы счетчика подключены к BTOpblM входам первой схемы сравнения, к первым входам второй схемы сравнения и совместно с первыми выходами счетчика старших разрядов адреса к первым выходам блока формирования адреса, первые выходы счвтчика текущего адреса соединены с вторыми входами второй схемы сравнения и вторыми выходами блока формирования адреса, вторые выходы счетчиков подключены к соответствующим информационным входам мультиплексора признаков конца счета, выход признака конца счета счетчика текущего адреса соединен дополнительно со счетным входом счетчика базового адреса, выходы перый и второй схем сравнения и мультиплексора признаков конца счета соединены с информационными входами мультиплексора условий перехода по алгоритму, выход которого подключен к четвертому выходу блока, выходы генератора псевдокода подключены к третьим выходам блока формирования адреса, пятый выход которого соединен с вторым выходом счетчика.

Блок формирования тестов содержит коммутатор адреса, коммутатор данных, cF лекторы (И--ИЛИ), регистра .. гг реса. регистр данных, формирователи и г .:..;. р r;. ог .в»та, причем пернач и в : :;, <. и i (г

2002318

1 0 ми входами регистра задержки и первого. селектора, третий выход формирователя соединен с третьим информационным входом регистра задержки и четвертым входом первого селектора, четвертый выход формирователя подключен к S-входу триггера готовности, первый информационный и синвходы блока формирования тестов соединены с управляющими входами коммутаторов, выходы коммутатора данных соединены с десятым и одиннадцатым входами блока регистров, пятый в ыход дешиф рата ра соединен с четвертым информационным входом регистра задержки, шестой выход дешифрапервыми входами соответствующих селекторов, первый вход из второй группы управляющих входов блока формирования тестов тора соединен с пятым выходом блока управления, седьмой выход дешифратора соединен с первым входам первого селектора, с третьим. шестым и девятым входами второго селектора, вторым входом четверсоединен с вторыми входами селекторов, второй вход из второй группы управляющих

20 входов блока формирования тестов соединен с вторыми входами селекторов, а третий вход из второй группы управляющих входов блока формирования тестов соединен с вторым входом селектора, четвертые информационные входы блока формирования тестов того селектора и вторым управляющим вхо25

30 тым управляющими входами блока регистров, тринадцатый и четырнадцатый выходы

40 синхровходом блока формирования тестов, выходы формирователей и выходы регистра перехвата являются соответственно первыми, вторыми и третьими выходами блока формирования тестов.

Блок управления содержит входной формирователь, регистр команд, дешифратор команд, блок триггеров задержки, первый элемент И, первый селектор, блок шифратора соединены соответственно с шестым и седьмым управляющими входами блока регистров, выход первого селектора соединен с управляющим входом счетчика, регистров полей данных, счетчик, первый и синхровход которого обьединен с синхроввторой триггеры, дешифратор номера счетчика адреса, второй элемент И, с второго по ходом блока регистров и подключен к первому выходу регистра задержки, второй и четвертый селекторы, мультиплексор флагов и триггер готовности устройства, причем первые и вторые входы блока управления подключены к входам формирователя, первая группа выходов которого соединена с

55 информационными входами регистра команд и первыми выходами блока управления, первые и вторые выходы регистра команд соединены с информационными входами соответственно дешифратора команд и блока регистров приема полей данных, второй выход формирователя стров соединены с входами второго элемента И и одиннадцатыми выходами блока управления, вторые, третьи, четверсоединен с управляющими входами регист- тые, пятые, шестые, восьмые, девятый,десяракомандидешифраторакомандисвторы- гый и одиннадцатый выходы блока мационных входов блока формирования тестов соединены с соответствующими информационными входами коммутатора адреса, третьи информационные входы блока формирования тестов соединены с первыми информационными входами коммутатора данных, входы из пятой группы информационных входов блока формирования тестов соединены с третьими информационными входами коммутатора адреса и вторыми информационными входами коммутатора данных, управляющие соединены с третьими входами соответствующих селекторов, выходы селекторов соединены с 0-входами регистра адреса, выходы селекторов соединены с 0-входами регистра данных, выходы обоих регистров соединены с входами формирователей и информационными входами регистра перехвата, синхровходы регистров соединены с хровход регистра задержки подключены соответственно к третьему и первому синхровходам блока управления, первый выход дешифратора команд соединен с первым управляющим входом блока регистров, с второго по четвертый выходы дешифратора соединены соответственно с девятым, дом блока регистров, восьмой и девятый выходы дешифратора cîeäèíåíû соответственно с седьмым и с шестым выходами блока управления и первым входом первого элемента И, десятый, одиннадцатый и двенадцатый выходы дешифратора соединены соответственно с третьим, четвертым и пядешифратора соединены соответственно с вторым и третьим входами первого элеМента И, инверсный выход которого подключен к третьему входу перво-о селектора, к тринадцатому и четырнадцатому входам второго и к первому входу четвертого селекторов, пятнадцатый и шестнадцатый выходы детретий выходы которого соединены соответственно с четвертым входом четвертого и третьим входом третьего селекторов, выход второго селектора подключен к первому входу третьего селектора, выход которого подключен к 0-входу триггера готовности, R-вход которого соединен с выходом четвертого селектора, первые выходы блока реги2002318

12 регистров соединены соответственно с третьими, девятнадцатыми, десятыми, пятнадцатыми, девятыми, семнадцатыми, двенадцатым, тринадцатым и четырнадцатым выходами блока управления, седьмые выходы блока регистров соединены с управляющими входами мультиплексора флагов, прямой выход которого соединен с четвертым входом третьего селектора, а инверсный выход — с четвертым выходом блока управления, третьи выходы блока регистров дополнительно соединены с входами дешифратора номера счетчика, первый, вгорой, третий и четвертый выходы которого соединены соответственно с первым, вторым, пятым и Восьмым входами Второго cG лектора, ныход второго элемента И соединен с шестнадцатым выходом блока управления, второй и третий информационные входы счетчика соединены с источниками соответственно логиче ской. "1" и логического "0", выходы счетчика соединены с восьмыми выходами блока управления, первый выход счетчика дополнительно соединен с BTopblM выходом блока управления, перныи, вторые и третьи входы иэ третьих информационных входов блока управления соединены соответственно с пятнадцатым входом второго селектора, с вторыми информационными входами первых триггеров флагов и с информЛционными входами вторых триггеров флагов, четвертый выход регистра зад"ð,æ.êè соединген с первым информационным входом первых триггеров флагов, первый синхронхад блока управления соединен с синхронходам первых триггеров флагов и триггера готовности,.второй синхронход блока управления соединен с синхравхадом вторых триггеров флагов, выходы первых и вторых триггеров флагов соединены с информационными входами мультиплексора флагов, выход триггера гоToaHocTLI соединен с двадцатым выходом блока управления.

Cy i.ocTü изобретения закл1очается в том, что данная санокупность существенных признаков и связей между ними позноляет получить устройство, обладающее большим бь1стродейстнием, а именно обесг1еч1лвающее контроль блоков оперативной памяти на рабочей частоте 25 МГц тестами "Марш", "1 алоп", "Сдвигаемая диагональ, "Пингпонг" и любым другим произвольным гестом.

Кроме того, предло>кеннан технйческое решение по сравнению с известными выполняет контроль блоков оператинной памяти, содержащих помимо собственно микросхем памяти входную и выходную ла50

55 ные входы 37 блока 5, вторые входы 38-1, 38-2 блока 5, выходы 39 блока 5, входы 40 и выходы 41-1, 41-2 формирователя 6. входы

42 и выходы 43 формирователя 7, информационные входы 44-1, синхровход 44-2 и выходы 45 регистра 8, информационные входы

46-1, синхровход 46-2 и выходы 47 регистра

9, информационные входы 48-1...48-3 блока

10, управляющий вход 49 блока 10, синхровход 50 блока 10, выходы 51-1. 51-2 блока 10, входы 52-1...52-8 блока 1 I, синхравход 53 гики, которые также можно проверить с помощью заявляемого устройства. что существенно расширяет ега функциональные воз маж новоти.

5 На фиг. 1 представлена функциональная схема устройства для контроля блоков памяти; на фиг,2 —. схема блока памяти алгоритмон тестирования; на фиг.3 — схема блока формирования адреса; на фиг.4 — схема бло10 ка формирования тестов; на фиг.5 — схема блока поразрядного сравнения; на фиг,6— схема блока записи ошибочных тестовых наборов; на фиг.7 — схема блока управления; на фиг.8 — схема блока формирования сиг15 налон запуска; на фиг.9 — схема блока задания временной задержки; на фиг.10 — схема адаптора-контроллера связи с ПЭВМ; на фиг,11 — временные диаграммы работы устройства, 20. Устройство (фиг.1) содержит блок 1 памяти алгоритмов тестирования, блок 2 формирования адреса, блок 3 формирования тестов, блок 4 проверяемой памяти, блок 5 эталонной памяти, формирователь 6 прове25 ряемога числа, формирователь 7 эталонного числа, регистр 8 проверяемого числа, регистр 9 эталонного числа, блок 10 поразрядного сравнения, блок 11 записи ошибочных тестовых наборов, выходной коммутатор 12, 30 блок 13 управления, блок 14 формирования сигналов запуска, блок 15 задания временной задержки, генератор 16 тактовых импульсон, блок 17 синхронизации, информационные 18-1, управляющие 18-2 и

35 строблрующий 18-3 входы устройства, выходы 19 устройства, информационные входы

20 блока 1, первые управляющие входы 211...21-7 блока 1, второй управляющий вход

22 блока 1, синхровходы 23-1...23-4 блока 1, 40 выходы 24-1...24-6 блока 1, информационные входы 25-,1 ...25-3 блока 2, управля ощие входы 26-1...26-4 блока 2, синхровход 27 блока 2, выходы 28-1...28-5 блока 2, информационные входы 29-1...29-5 блока 3, пер45 ный управляющий вход 30 блока 3, вторые управляющие входы 31-1...31-3 блока 3, синхровхад 32 блока 3, выходы 33-1 ...33-3 блока

3, первые входы 34 блока 4, вторые входы

35-1...35-2 блока 4, выходи 36 блока 4, пер13

20023I8. блока 11, выходы 54-1, 54-2 блока 11, информационные входы 55-1...55-4 выходного коммутатора 12, управляющие входы 56 выходного коммутатора 12, синхровход 57 выходного коммутатора 12, входы 58-1...58-6 блока 13, выходы 59-1.„59-20 блока I3, информационные 60-1, 60-2 и управляющий

60-3 входы блока 14, выходы 61-1, 61-2 блока

14, информационный 62-1 и управляющий

62-2 входы блока 15, выход 63 блока 15, входы 64-1...64-3 блска 17, выходы 65-1...655 блока 17.

Блок 1 памяти алгоритмов тестирования (фиг.2) содержит (m+2)-разрядный мультиплексор 66 из двух в один, где m — разрядность адреса ЗУ алгоритмов; счетчик 67 адреса ЗУ алгоритмов, ЗУ 68 алгоритмов, регистры 69 и 70 соответственно первой и второй масок, дешифратор 71, регистр 72 перехвата, первый 73, второй 74 и с третьего

75-1 по двенадцатый 75-10 элементы И, выходы 76-1...76-6 регистра 72, входы 77-1...776 регистра 72, выходы 78-1„78-9 ЗУ 68 алroритмов.

Блок 2 формирования адреса (фиг.3) содержит коммутатор 79 старших разрядов адреса, первые элементы И 80-1...80-N, где

N — разрядность адреса проверяемого блока памяти, счетчик 81 старших разрядов адреса, счетчик 82 базового адреса, счетчик 83 текущего адреса, генератор 84 псевдокода, второй элемент И 85, первую 86 и вторую 87 схемы сравнения, мультиплексор 88 признаков конца счета, лультиплексор 89 условий перехода по алгоритму.

Блок 3 формирования тестов (фиг.4) содержит коммутатор 90 адреса, коммутатор

91 данных, первые селекторы 92-1...92-N, вторые селекторы 93-1...93-К где k — количество разрядов слова данных проверяемого блока памяти, регистр 94 адреса, регистр 95 данных, формирователи 96. 97 и регистр 98 перехвата.

Блок 10 поразрядного сравнения (фиг,5) содержит первую 99-1 и вторую 99-2 схемы сравнения проверяемого числа, элемент И

100, регистр 101 приема результатов сравнения.

Блок 11 записи ошибочных тестовых наборов (фиг.б) содержит селектор 102, регистр 103 приема ошибочного тестового набора, счетчик 104 адреса ЗУ ошибок, элемент И 105 и ЗУ 106 ошибок.

Блок 13 управления (фиг.7) содержит входной формирователь 107, регистр 108 команд, дешифратор 109 команд, регистр 110 задержки, элемент И 11. первый селектор

112, блок 113 регистров приема полей данных, О-входы которых соответственно объединены и соединены с информационными

20

30

50 входами этого блока, а управляющие входы являются его соответствующими управляющими входами, счетчик 114. первые 115 и . вторые 116 триггеры флагов, дешифратор

117 номера счетчика адреса, второй 118, третий 119 и четвертый 120 селекторы, мультиплексор 121 флагов, третий 122 готовности устройства, выходы 123-1...123-16 дешифратора 109 команд, выходы 1241...124-12 блока 113 регистров. выходы 1251, 125-2 счетчика 114.

Блок 14 формирования сигналов запуска (фиг.8) содержит два элемента И 127, 128,два мультиплексора 129, t30из четырех в один, формирователи 131, 132, Блок 15 задания временной задержки (фиг.9) содержит линии 133-1...133-8 задержки коммутатор 134.

Адаптор-контроллер связи с. ПЭВМ (фиг.10, на фиг.! не показан) содержит инверторы I 35-1...135-16 и 136-1...136-16, преобразователь 137 уровней ЭСЛ-ТТЛ, преобразователь- 138 уровней ТТЛ-ЭСЛ, элементы И 139-1...139-3, первый 140-1 и второй 140-2 регистры, выходы 141-1...14115 преобразователя 138, На временной диаграмме 1 (фи.11) изображены серии рабочих синхроимпульсов, вырабатываемых блоком 17, на временных диаграммах 2 и 3 показаны соответственно сигналы пуска для блоков проверяемой ïàмяти, вырабатываемые блоком 14, и строб сравнения, вырабатываемый1 блоком 15, Входы 18-1,.18-2 и 18-3 являются соответствен но информационными (010...0t15), управляющими {"запись команды", "запись данных", "BY выбрано", RESTART) и стробирующими обмен с ПЭВМ входами устройства, Они подключены к соответствующим выходам адаптора-контроллера, входы которого соединены с информационными (000...0015) выходами 19 устройства, в отсутствие ко ланды "Вывод" представляющими собой слово-состояния устройства.

Информационные входы 20 блока 1 представляют собой слово исходных.данных, записываемых в ЗУ 68 алгоритмов и регистры 69, 70 масок блока 1 перед началом работы и соединены с первыми выходами 59-1 блока 13. Первые управляющие входы блока 1 (+! сч.адр. 3У алг." 21-1, . ":0...5:адр.теста" 21-2, "блокировка останоаа" 21-3. "пуск теста" 21-4. "запись в ЗУ алг."

21-5, "нач.установ сч." 21-6, "запись в рег. масок" 21-7) соединены соответственно с вторым 59-2, третьим 59-3, четвертым 59-4, пятым 59-5, шестым 59-6 и седьмым 59-7 выходами блока 13. Второй управляющий вход 22 блока ("коммут. типов условных переходов по алгоритму") подключен к чет2002318 ч вертому выходу 28-4 блока 2. Синхройходы

23-1, 23-2, 23-3 и 23-4 блока 1 соединены соответственно с первым 65-1, пятым 65-5, вторым 65-2 и третьим 65-3 выходами блока

17 (см, временную диаграмму 3; 1,5,2,3).

Первые выходы 24-1 блока 1 являются управляющими входами коммутаторов адреса

90 и данных 91 блока 3 и подключены к первым управляющим входам 30 блока 3.

Вторые выходы 24-2 ("тип условного перехода", "режим работы счетчиков"), третьи выходы 24+3 ("верхняя граница цикла") и четвертые выходы 24-4 (" нижняя граница цикла) блока 1 соединены с информационными входами 25-1, 25-2 и 25-3 блока 2.

Четвертые выходы 24-4 блока 1 дополнительно соединены с четвертыми информационными входами 29-4 блока 3. Пятые выходы 24-5 ("зап/чт тестов,", "тестов,данные") подключены к третьил информационным входам 29-3 блока 3. шестой выизд 24-6 (" признак конца тестир, одной ИС памяти") подключен к одному из входов 58-3 блока

13, Управляющие входы 26-1, 26-2, 26-3 и . 26-4 ("тип цикла", "емкость пров. ЗУ", "тип.теста", "нач,установ сч.") блока 2 соединены соответственно с девятыми 59-9, десятыми 59-10, одиннадцатыми 59-11. и седьмым 59-7 выходами блока 13. Синхровход 27 блока 2 соединен с вторым выходом

65-2 блока 17. Первые 28-1, вторые,28-2 и третьй 28-3 выходы блока 2 ("маска1", "маска2", "псевдослучайный тестовый адрес") соединены соответственно с первыми 29-1, вторыми 29-2 и пятыми 29-5 входами блока

3. Пятый ьыход 28-5 (" ноль сч.ИС") соединен с другим входом из входов 58-3 блока 13.

Управляющие входы 3",-1, 31-2 и 31-3 блоK 3 ("33>K,адр, заж,дан," M " 8_#_.per. ) подключены cooTBQTOTBOHHo к двенадцатому 59-12, тринадцатому 59-13 и чет ырнадцатому 59-14 выходам блока 13. Синхро вход 32 блока 3 BG KJtto e«K rtepBQM sLtxopg 65-1 блока 17, Выходы 33-1, 33-2 и 33-3 (""естовый набор на проверяемую ячейку", "тестовый набор на контрольную ячейку", "эталонный тестовый набор" ) подключены соответственно к информационным входам

34 блока 4 проверяемой памяти, к информационным входам 37.блока 5 эталонной памяти и к входам 48-3 блока 10, 52-1 блока 11 и 55-2 коммутатора 12.

Управляющие входы 35-1, 35-2 блока 4 и входы 38-1, 38-2 блока 5 подключены соответственно к выходам 61-1 и 61-2 блока 14.

Выходы 36 блока 4 соединены с входами 40 формирователя 6, первые выходы 41-1 которого соединены с информационными входами 44-1 регистра 8, а вторые выходы 41-2— с входами 52-2 блока 11. Выходы 39 блока 5 соединены с входами 42 формирователя 7, выходы 43 которого соединены с информационными входами 46-1 регистра 9, Синх5 ровходы 44-2 и 46-2 объединены и соединены с выходом блока 15, Выходы 45 и 47 регистров 8 и 9 подключены к входам

48-1 и 48-2 блока 10, Управляющий вход 49 блока 10 (".выбор сравнения проверяемого

10 числа либо с эталонным числом, либо с расчетным") подключен к выходу 59-16 блока

13.

Синхровход 50 блока 10 подключен к второму выходу 65-2 блока 17. Первые выхо15 ды 51-1 блока 10 соединены с первыми ин.формационными входами 55-1 коммутатора

12. Второй выход 51-2 блока 10 ("останов по несравнению") подключен к входу 52-3 бло,а l1 и к третьему входу из группы входов

20 58-3 блока 13, Синхровход 53 и управляющие входы

52-4, 52-5, 52-6, 52-7 и 52-8 блока 11 (" нач.установ сч., "пуск", ".вывод", "номер рег., с которого информация выводится на ПЭВМ" )

25 соединены соответственно с четвертым выходом 65-4 блока 17, с выходом блока 15, с седьмым 59-7, пятым 59-", восемнадцатым

59-18 и девятнадцатым 59-19 выходами блока 13, первые выходы 54-1 блока 11 подклю30 чены к третьим входам 55-3 коммутатора 12.

Второй выход 54-2 блока 11 соединен с четвертым входом из входов 58-3 блока 13.

Выход 24-6 блока 1, выход 28-5 блока 2, выход 51-2 блока 10, выход 54-2 блока 11 и

35 выход 59 20 блока 13 дополнительно подкл очены к входам 56 коммутатора 12. Синхровход 57 коммутатора 12 соединен с первым выходом блока 17.

Блок, памяти алгоритмов тестирования

40 служит дпя управления блоком 2 формирования адреса.

Информационные входы 20 блока 1 (фиг.2) соединены с информационными входами ЗУ 68 алгоритмов и регистров 69 и 70

45 масок. Первый вход 21-1 первой группы управляющих входов блока 1 соединен с первым . входом первой группы информационных входов мультиплексора

66, второй вход которой соединен с вторым управляющим входом 22 блока 1, Вторые входы 21-2 первой группы управляющих входов блока 1 соединены с вторыми входами соответствующих вторых информационных входов мультиплексора 66. Пятый вход

21-5 первой группы управляющих входов блока 1 соединен с первым входом второго элемента И 74 и первым входом третьей группы информационных входов мультиплексора 66. управляющий вход которого соединен с четвертым входом 21-4 первой

2002318 группы управляющих входов блока 1. Первые входы второй группы информационных входов мультиплексора 66 соединены с соответствующими первыми выходами 76-1 регистра 72 перехвата, первые входы 77-1 которого соединены с первыми выходами

ЗУ 68. Второй выход 76-2 регистра 72 перехвата соединен с вторым входом третьей группы информационных входов мультиплексора 66. Третий 21-3 и шестой 21-6 входы первой группы управляющих входов блока 1 соединены соответственно с первыми входами первого 73 и с третьего по тринадцатый 75-1...75-10 элементов И, входом управления регистра 72 перехвата и первым входом управления счетчика 67, выходы которого соединены с входами адреса ЗУ 68.

Первый, вторые и третий выходы мультиплексора 66 соединены соответственно со счетным. информационными входами счетчика 67 и вторым входом первого элемента

И 73, выход которого соединен с вторым входом управления счетчика. Первый 23-1, третий 23-2 и второй 23-5 входы синхронизации блока 1 соединены с вторыми входами второго элемента И 74, выход которого соединен с входом разрешения записи ЗУ

68. Первый 23-1 и третий 23-2 синхровходы блока дополнительно соединены с синхровходами соответственно регистров первой

69 и второй 70 масок, управляющие. входы которых соединены с седьмыми управляющими входами 21-7 блока 1. Третий синхронход 23-2 блока дополнительно соед