Устройство поиска псевдошумовых радиосигналов

Устройство поиска псевдошумовых радиосигналов

Реферат

 

Использование: в радиотехнике, в частности в широкополосных системах спутниковой связи и навигации. Сущность изобретения: устройство поиска псевдошумовых сигналов содержит синхронный детектор, когерентный интегратор, накопитель, компаратор, распределитель селекторных стробов, формирователь опорного кода, генератор тактовых импульсов, формирователь селекторных стробов, дополнительный накопитель и блок управления. Цель изобретения - сокращение времени поиска псевдошумовых радиосигналов. 1 з. п. ф-лы, 2 ил.

Изобретение относится к радиотехнике и может быть использовано в широкополосных системах спутниковой связи и навигации, в частности в бортовой аппаратуре спутниковых навигационных систем, типа НАВСТАР.

Целью изобретения является сокращение времени поиска псевдошумовых сигналов.

На фиг. 1 представлена структурная электрическая схема устройства поиска псевдошумовых сигналов; на фиг. 2 - вариант выполнения накопителя и дополнительного накопителя.

Устройство поиска псевдошумовых сигналов содержит синхронный детектор 1, когерентный интегратор 2, накопитель 3, компаратор 4, распределитель 5 селекторных стробов, формирователь 6 опорного кода, генератор 7 тактовых импульсов, формирователь 8 селекторных стробов, дополнительный накопитель 9 и блок управления 10. В состав когерентного интегратора входят регистр сдвига 11, блок амплитудного детектирования 12, первый и второй запоминающие блоки 13 и 14 и блоки интегрирования синфазного и квадратурного сигналов 15 и 16, а накопитель 3 и дополнительный накопитель 9 выполнены идентично на переключающих конденсаторах и содержат коммутатор 17, сумматор 18, ключ 19, блок запоминающих конденсаторов 20, блок ключей 21 и усилитель 22 с неразрушающим считыванием.

Устройство поиска псевдошумовых сигналов работает следующим образом.

На сигнальный вход синхронного детектора 1 поступает псевдошумовой радиосигнал S(t), где он подвергается преобразованию с понижением частоты в синфазную S_J(t) и квадратурную S_Q(t) составляющие, которые поступают на сигнальные входы запоминающих блоков 13 и 14 на переключаемых конденсаторах синфазного и квадратурного сигналов, входящих в состав когерентного интегратора 2. Результирующие псевдошумовые видеосигналы синфазной S_J(t) и квадратурной S_Q(t) составляющих описываются равенством S_J(t)= x_k(t)cos(t+Ф); S_Q(t)= x_k(t)sin(t+Ф), (1) где и - рассогласование по угловой частоте и по фазе между передатчиком и приемником.

x_k= D_k C_mP(t-[m-1] T_c) Затем сигналы S_J(t) и S_Q(t) в когерентном интеграторе 2 подвергаются согласованной фильтрации в соответствующих корреляторах. В процессе корреляционной обработки в когерентном интеграторе 2 вычисляется взаимная корреляционная функция между отсчетами входных сигналов S_J(t), S_Q(t) и бинарной последовательностью опорного ПС-кода.

Блоки, участвующие в корреляционной обработке синфазного сигнала (блоки 5, 11, 13 и 15) и квадратурного сигнала (блоки 5, 11, 14 и 16) по структуре идентичны и во времени работают синхронно. В связи с этим их функционирование можно описать на примере обработки ("свертки") синфазного сигнала.

Синфазная S_J(t) составляющая сигнала S (t) в аналоговой форме поступает на сигнальный вход запоминающего блока 13 на переключающих конденсаторах, где этот сигнал с тактовой частотой 1/2 f_опдискретизируется и запоминается в виде зарядовых пакетов в соответствующих емкостях.

На выходах распределителя 5 селекторных стробов формируются адресные стробы, которые поступают последовательно во времени на входы запоминающего блока 13. Работа распределителя 5 синхронизируется под воздействием тактовых сигналов, поступающих с выхода генератора 7 на его С-вход.

Под воздействием стробов происходит последовательный заряд соответствующих запоминающих емкостей в запоминающем блоке 13, т. е. используется принцип памяти дискретных значений сигнала с последовательной адресацией. При этом через период МТ_с все М аналоговых величин дискретизированных сигналов с помощью усилителей с неразрушающим считыванием поступают на выходы запоминающего блока 13.

Эти сигналы далее поступают на группу входов блока интегрирования 15 синфазного сигнала, на другую группу входов которого поступают текущие данные опорного ПС-кода с выходов регистра сдвига 11 с весами 1. Таким образом "загрузка" каждой конкретной ячейки памяти запоминающего блока 13 на коммутируемых конденсаторах происходит последовательно во времени один раз за период Т = МТ_с.

Управляется процесс загрузки сигналами от распределителя 5 селекторных стробов. При этом последовательно включаются ячейки памяти, куда вводятся соответствующие значения зарядов и хранятся эти заряды в течение периода Т = МТ_с. В блоке интегрирования 15 в каждом элементарном интервале Т_с все М считанных зарядов (копий) соответствующих ячеек перемешиваются под воздействием управляющих двоичных сигналов опорного ПС-кода, поступающего по М шинам с выходов регистра сдвига 11. Вводится опорный ПС-код в регистр сдвига 11 последовательно с выхода формирователя 6 опорного кода. Отсчеты входного сигнала S_J(t) записываются в запоминающем блоке 13 также последовательно в прямом направлении (первый отсчет - в первую ячейку, второй - во вторую и т. д. ) В этой связи для упрощения процесса определения временного положения принимаемого сигнала относительно опорного ПС-кода последний представляют в обращенном виде, когда в последовательности символов опорного ПС-кода формируется первым символом М-го значения, а последним - символ 1-го значения. Например, если прямая последовательность ПС-кода описывается полиномом вида G_п= 1+x⁵+x⁹, то в обращенном виде этот полином описывает выражение G_об= 1+x⁴+x⁹, т. е. для m последовательности обращенный ПС-код рассчитывается по правилу: из числа разрядов последнего члена полинома вычитается предпоследний член. В данном случае 9-5 = 4, следовательно Х⁵ заменяют на член Х⁴ и т. д.

Таким образом в запоминающем блоке 13 нет передачи зарядов от ячейки к ячейке и, следовательно, нет большого рассеяния полезного сигнала.

По аналогии параллельно во времени работает коррелятор квадратурного канала (блоки 5, 6, 14 и 16).

Поэлементно "взвешенные" на положительных и отрицательных суммирующих шинах сигналы в блоке интегрирования 15 поступают на устройство суммирования, на выходе которого формируются в каждом периоде Т_с опорного ПС-кода суммарные сигналы положительной или отрицательной полярности.

Эти сигналы с выходов блоков интегрирования 15 и 16 поступают на соответствующие входы блока амплитудного детектирования 12. Эти сигналы преобразуются в однополярные сигналы поэлементной свертки синфазной R_J(nT_c) и квадратурной R_Q(nT_c) составляющих и на выходе блока амплитудного детектирования формируется результирующий сигнал поэлементной свертки, который описывается выражением y(t)= Cx^*(t-[k-1] T_c), где X^*(t) - квадратурный сигнал, образованный из суммы R_J(nT_c) и R_Q(nT_c).

Сигналы поэлементной свертки y(t) с периодом МТ_с с выхода блока амплитудного детектирования, являющегося выходом когерентного интегратора 2, поступают на сигнальные входы накопителя 3 и дополнительного накопителя 9, которые работают поочередно через период МТ_с в двух режимах, например в нечетных (на соответствующем выходе формирователя 8 - единичный сигнал) периодах Т = МТ_с дополнительный накопитель 9 работает в режиме "последовательное суммирование - запись - считывание", а накопитель 3 в этот период работает в режиме "последовательное считывание". В четные периоды дополнительный накопитель 9 работает в режиме "последовательное считывание", а накопитель 3 - в режиме "последовательное суммирование - запись - считывание". После окончания режима накопления через t = r МТ_с оба накопителя 3 и 9 переводятся в исходное состояние.

Процесс накопления начинается в момент t_о. Пусть в момент t₂единичный уровень с прямого выхода и нулевой уровень с инверсного выхода формирователя 8 поступают на входы "Разрешение записи" накопителей 3 и 9. При этом в накопителе 9 коммутатор 17 подключает выход сумматора 18 к шине ввод-вывод блока ключей 21, а в накопителе 3 в этот момент выход коммутатора 17 отключен от шины ввод-вывод блока ключей 21. В этом режиме последовательно во времени на управляющие входы блока ключей 21 накопителей 3 и 9 поступают М селекторных стробов, под воздействием которых одновременно срабатывают ключи одного номера в накопителях 3 и 9 и подключают соответствующие конденсаторы блока запоминающих конденсаторов 20 к шине ввод-вывод.

Поскольку в накопителе 3 коммутатор 17 разомкнут, то сигнал с i-го конденсатора блока запоминающих конденсаторов 20 поступает на вход усилителя 22 неразрушающего считывания, с выхода которого сигнал передается по цепи обратной связи на второй сигнальный вход накопителя 3, а в нем - на вход сумматора 18, в котором происходит суммирование текущего сигнала Y_i,j(t) когерентного интегратора 2 и результирующего сигнала (t), накопленного в предыдущих j-1 периодах МТ_с j = 1,2, . . . , j-1. На выходе сумматора 18 в j-ом периоде МТ_с формируется результирующий сигнал поэлементной свертки (t).

Сумматор 18 имеет малое выходное сопротивление, например на его выходе подключен эмиттерный повторитель. Поэтому величина заряда на i-ом конденсаторе блока запоминающих конденсаторов 20 будет с высокой точностью повторять сигнал на выходе сумматора 18. В следующем четном периоде МТ_с переводится в режим "последовательное считывание" накопитель 9, а накопитель 3 переключается в режим "последовательное суммирование - считывание - запись". При этом в накопителе 3 на соответствующем i-ом конденсаторе запоминается результирующий сигнал y_i,j+1+(t)= (t) Таким образом циклы записи и считывания повторяются r раз. Результирующие М сигналов (t) считываются из накопителя 3 (в принципе из любого) путем последовательной во времени передачи результирующих (t) сигналов на сигнальный вход компаратора 4. Сигналы (t) поэлементно с периодом Т_с сравниваются с пороговыми значениями сигналов, поступающих извне на второй вход компаратора 4. Пороговые значения сигналов обычно соответствуют требуемым вероятностям правильного обнаружения и ложной тревоги. Через период Т = Т_с Мr на выходе компаратора 4 формируется в цифровом виде двоичный код числа, определяющий временное положение ПС-кода входного сигнала относительно опорного ПС-кода данного устройства. Компаратор 4 устанавливается в исходное состояние фронтом импульса, формируемого на втором выходе генератора 7.

Данные о параметрах опорного кода вводятся из блока управления и запоминаются в формирователе 6, на синхронизирующий вход которого поступают импульсы с выхода генератора 7, под воздействием которых осуществляется формирование опорного ПС-кода. В момент t₂ формирователь 6 устанавливается в исходное состояние и на его выходе формируется 1-й символ обращенного ПС-кода, который характеризуется тем, что на его первой позиции формируется последний М-й символ опорного ПС-кода, затем через период Т_с на второй позиции формируется значение (М-1)-го символа и т. д. На последней М-й позиции формируется 1-й символ опорного ПС-кода. При изменении вида опорного ПС-кода на информационный вход формирователя в цифровой форме поступает сигнал, который запоминается и коммутирует цепи обратной связи.

Блок управления 10 информацию о данных числа накопления r передает с выхода на вход формирователя 8, данные о разрядности М - на вход генератора 7, данные о виде обратных связей опорного ПС-кода - на вход формирователя 6 опорного кода.

Формула изобретения

1. УСТРОЙСТВО ПОИСКА ПСЕВДОШУМОВЫХ РАДИОСИГНАЛОВ, содержащее синхронный детектор, первый и второй выходы которого соединены с соответствующими сигнальными входами когерентного интегратора, управляющий вход которого соединен с выходом формирователя опорного кода, синхронизирующий вход которого соединен с синхронизирующим входом когерентного интегратора и с первым выходом генератора тактовых импульсов, а выход когерентного интегратора соединен с сигнальным входом накопителя, выход которого соединен с сигнальным входом компаратора, вход установки в исходное состояние и синхронизирующий вход которого соединены соответственно с вторым и третьим выходами генератора тактовых импульсов, управляющий вход которого соединен с информационным входом формирователя опорного кода и с выходом блока управления, причем в состав когерентного интегратора входят последовательно соединенные регистр сдвига, блок интегрирования синфазного сигнала и блок амплитудного детектирования, другой вход которого соединен с выходом блока интегрирования квадратурного сигнала, а управляющий и синхронизирующий входы регистра сдвига и выход блока амплитудного детектирования являются соответственно управляющим и синхронизирующим входами и выходом когерентного интегратора, отличающееся тем, что, с целью сокращения времени поиска псевдошумовых радиосигналов, введены последовательно соединенные формирователь селекторных стробов, распределитель селекторных стробов и дополнительный накопитель, выполненный идентично накопителю, а в состав когерентного интегратора введены первый и второй запоминающие блоки, причем выходы разрядов регистра сдвига соединены с соответствующими входами блока интегрирования квадратурного сигнала, группа входов первого и второго запоминающих блоков поразрядно соединены между собой и являются входом выбора адреса когерентного интегратора, первым и вторым сигнальными входами которого являются соответственно сигнальные входы первого и второго запоминающих блоков, выходы которых соединены соответственно с другой группой входов блока интегрирования синфазного сигнала и блока интегрирования квадратурного сигнала, при этом выход когерентного интегратора соединен с сигнальным входом дополнительного накопителя, выход которого соединен с дополнительным сигнальным входом накопителя, выход которого соединен с дополнительным сигнальным входом дополнительного накопителя, группа входов выбора адреса которого и накопителя соединены поразрядно между собой и с входом выбора адреса когерентного интегратора, входы сброса данных накопителя и дополнительного накопителя соединены между собой и с вторым выходом формирователя селекторных стробов, третий прямой и третий инверсный выходы которого соединены соответственно с входами разрешения записи дополнительного накопителя и накопителя, первый выход генератора тактовых импульсов соединен с синхронизирующим входом распределителя селекторных стробов и с первым синхронизирующим входом формирователя селекторных стробов, второй синхронизирующий вход которого соединен с вторым выходом генератора тактовых импульсов, а управляющий вход формирователя селекторных стробов соединен с выходом блока управления.

2. Устройство по п. 1, отличающееся тем, что накопитель и дополнительный накопитель выполнены в виде последовательно соединенных коммутатора, сумматора, ключа и усилителя с неразрушающим считыванием, вход которого соединен с блоком запоминающих конденсаторов через блок ключей, при этом первый и второй сигнальные входы и управляющий вход коммутатора являются соответственно первым и вторым сигнальными входами и входом сброса данных накопителя, входом разрешения записи которого является управляющий вход ключа, а входами выбора адреса накопителя являются управляющие входы блока ключей, а выходом накопителя является выход усилителя с неразрушающим считыванием.

РИСУНКИ

Рисунок 1, Рисунок 2