Запоминающее устройство

Запоминающее устройство

Реферат

 

Изобретение относится к запоминающим устройствам на биполярных транзисторах Цель-повышение быстродействия и помехоустойчивости запоминающего устройства - достигается с помощью изменений связей транзисторов, что позволяет повысить логические перепады в режиме считывания и исключить влияние переходных процессов на задержку выборки элементов памяти. Кроме названных компонентов, устройство содержит резисторы. 3 ил.

Изобретение относится к запоминающим устройствам на биполярных транзисторах.

Известны запоминающие устройства на биполярных транзисторах [1], содержащие группу элементов памяти и блок записи/ считывания. Недостатком подобных устройств является формирование выходного сигнала считывания в однофазном виде, что снижает помехоустойчивость особенно при наличии большого числа элементов памяти, объединенных в матрицу, имеющую множество столбцов.

Указанный недостаток отсутствует в запоминающем устройстве [2]. Данное устройство наиболее близко к заявляемому решению по технической сущности и достигаемому эффекту, оно выбрано за прототип.

Устройство-прототип содержит группу элементов памяти блок записи-считывания, состоящий из первого и второго транзисторов записи, первого и второго транзисторов считывания, первого и второго транзисторов связи и с первого по четвертый нагрузочных резисторов.

Первые информационные входы/выходы элементов памяти объединены и подключены к эмиттерам первых транзисторов записи и считывания и к первому входу тока записи/считывания, вторые информационные входы/выходы элементов памяти объединены и подключены к эмиттерам вторых транзисторов записи и считывания и к второму входу тока записи/считывания. Коллекторы первого и второго транзисторов записи подключены к первым выводам первого и второго нагрузочных резисторов соответственно и соответственно соединены с базами первого и второго транзисторов связи, эмиттеры которых соответственно подключены к первому и второму выходам устройства. Коллекторы первого и второго транзисторов считывания подключены к вторым выводам первого и второго нагрузочных резисторов соответственно и соответственно соединены с первыми выводами третьего и четвертого нагрузочных резисторов, вторые выводы которых и коллекторы первого и второго транзисторов связи подключены к шине нулевого потенциала. Базы первого и второго транзисторов считывания подключены соответственно к первому и второму входам управления устройства, а базы транзисторов записи объединены и подключены к третьему входу управления устройства.

В качестве элемента памяти в устройстве-прототипе применен RS-триггер на транзисторах с эмиттерной связью с резистивными нагрузками. Каждый элемент памяти состоит из первого и второго ключевых транзисторов с эмиттерами хранения и управления и двух нагрузочных резисторов. Первый вывод первого нагрузочного резистора соединен с базой второго ключевого транзистора и с коллектором первого ключевого транзистора, эмиттер управления которого является первым информационным входом/выходом элемента памяти. Первый вывод второго нагрузочного резистора соединен с базой первого ключевого транзистора и с коллектором второго ключевого транзистора, эмиттер управления которого является вторым информационным входом/выходом элемента памяти. Вторые выводы нагрузочных резисторов объединены и подключены к соответствующему входу выборки строки запоминающего устройства. Эмиттеры хранения ключевых транзисторов объединены и являются входом тока хранения элемента памяти.

Устройство-прототип работает следующим образом.

В режиме хранения информации токи во входах тока записи/считывания отсутствуют, состояния элементов памяти поддерживаются за счет токов, протекающих во входах тока хранения.

В режиме считывания информации на первый и второй входы управления поступают одинаковые напряжения, уровень которых занимает среднее положение между высоким и низким уровнями напряжений транзисторов выбранного для считывания элемента памяти. Данный элемент памяти имеет более высокий уровень напряжения на входе выборки строки по отношению к остальным элементам памяти, находящимся в режиме хранения. Третий вход управления предназначен для осуществления выборки элементов памяти по столбцам матрицы при матричной организации накопителя запоминающего устройства. Если данный блок записи/считывания соответствует выбранному столбцу, на третьем входе управления низкий уровень напряжения. Токи, включенные во входы тока записи/считывания, распределяются в зависимости от состоянию выбранного элемента памяти таким образом. Если данному входу тока записи/считывания соответствует эмиттер управления ключевого транзистора с высоким базовым потенциалом, ток данного входа ответвится в элемент памяти, а в соответствующем транзисторе считывания и в подключенном к его коллектору нагрузочном резисторе ток будет отсутствовать. На базе соответствующего транзистора связи в результате сформируется высокий потенциал. Другому входу тока записи/считывания в рассматриваемом случае будет соответствовать ключевой транзистор выбранного элемента памяти с низким базовым потенциалом, в связи с этим ток данного входа ответвится в соответствующий транзистор считывания и будет протекать в подключенном к его коллектору нагрузочном резисторе. При этом на базе соответствующего транзистора связи будет сформирован низкий потенциал. Транзисторы связи осуществляют передачу логических уровней своих базовых напряжений на выходе устройства. Соотношение уровней напряжений на выходах устройства идентифицирует состояние выбранного элемента памяти. Если данный блок записи/считывания соответствует столбцу матрицы элементов памяти, не выбранному в данный момент, на третьем входе управления установлено напряжение, уровень которого лежит выше уровня высокого напряжения на базе ключевого транзистора элемента памяти, соответствующего выбранной строке матрицы. При этом токи входов тока записи/считывания ответвятся в транзисторы записи и, протекая в попарно-последовательно соединенных нагрузочных резисторах, сформируют на базах транзисторов более низкие потенциалы, чем в ранее рассмотренном случае. Описанный принцип работы устройства в режиме считывания необходим для обеспечения устойчивой работы запоминающего устройства в случае матричной организации накопителя, когда несколько групп элементов памяти составляют столбцы матрицы-накопителя, а соответствующие им блоки записи/считывания имеют общие выходы, объединяющие эмиттеры транзисторов связи. Формирование более низких потенциалов на базах транзисторов связи невыбранных блоков записи/считывания исключает нежелательное влияние этих транзисторов на выходные уровни.

В режиме записи информации выборка нужного элемента памяти осуществляется аналогично выборке в режиме считывания, но при этом на первый и второй входы управления поступают в соответствии с записываемой информацией два различных напряжения с высоким и низким уровнями. Уровень низкого напряжения лежит ниже низкого базового уровня ключевого транзистора выбранного элемента памяти, а уровень высокого напряжения превышает высокий базовый уровень. Низкий уровень напряжения на третьем входе управления устройства в режиме записи не должен превышать низкого уровня на базах транзисторов считывания. Если в результате записи выбранный элемент памяти должен изменить свое состояние, то это произойдет таким образом. На базу транзистора считывания, соответствующего ключевому транзистору с низким базовым уровнем, поступает низкий уровень, а на базу другого транзистора считывания, соответствующего ключевому транзистору с высоким базовым уровнем, поступает высокий уровень. В результате ток записи/cчитывания, ранее протекавший в эмиттере транзистора считывания, переключится в выбранный элемент памяти, а другой ток записи/считывания отключится из элемента памяти.Ток записи/cчитывания, ответвившийся в элемент памяти, создаст на соответствующем коллекторном резисторе падение напряжения, что приведет к изменению соотношения базовых уровней ключевых транзисторов и к переключению элемента памяти в противоположное состояние.

Недостатками запоминающего устройства-прототипа являются низкое быстродействие при смене элементов памяти в режиме считывания и низка помехоустойчивость при считывании. Первый недостаток обусловлен тем, что при смене элементов памяти в случае, когда преждевыбранный элемент памяти имеет противоположное состояние по сравнению с вновь выбираемым, на узлах, объединяющих эмиттеры управления транзисторов элементов памяти, обладающих высокой емкостью, меняются напряжения. Это задерживает переключение токов записи/считывания.

Второй недостаток связан с тем, что в режиме считывания на первый и второй входы управления необходимо подать напряжение, уровень которого занимает среднее положение между высоким и низким уровнями напряжений в выбранном элементе памяти. Таким образом логические перепады базовых напряжений в эмиттерно-связанных парах, образованных транзисторами считывания и ключевыми транзисторами элемента памяти, уменьшаются в два раза, что и снижает помехоустойчивость.

Целью изобретения является повышение быстродействия и помехоустойчивости запоминающего устройства.

С этой целью в запоминающем устройстве, содержащем группу элементов памяти и блок записи-считывания, состоящий из первого и второго транзисторов записи, первого и второго транзисторов считывания, первого и второго транзисторов связи и с первого по четвертый нагрузочных резисторов, первые информированные входы/выходы элементов памяти объединены и подключены к эмиттерам первых транзисторов записи и считывания и к первому входу тока записи/считывания, вторые информационные входы/выходы элементов памяти объединены и подключены к эмиттерам вторых транзисторов записи и считывания и к второму входу тока записи/считывания, коллекторы первого и второго транзисторов записи подключены к первым выводам первого и второго нагрузочных резисторов соответственно и соответственно соединены с базами первого и второго транзисторов связи, эмиттеры которых соответственно подключены к первому и второму выходам устройства, коллекторы первого и второго транзисторов считывания подключены к вторым выводам первого и второго нагрузочных резисторов соответственно и соответственно соединены с первыми выводами третьего и четвертого нагрузочных резисторов, вторые выводы которых и коллекторы первого и второго транзисторов связи подключены к шине нулевого потенциала, базы первого и второго транзисторов считывания соответственно подключены к эмиттерам второго и первого транзисторов связи, а базы первого и второго транзисторов записи подключены к первому и второму входам управления устройства соответственно.

В режиме считывания информации на базе транзистора считывания, соответствующего ключевому транзистору выбранного элемента памяти с низким базовым уровнем, автоматически устанавливается высокий уровень напряжения. В то же время на базе другого транзистора считывания устанавливается низкий уровень. Уровни напряжений на базах транзисторов считывания с помощью определенного подбора конструктивных параметров компонентов устройства могут быть приведены в соответствие с уровнями базовых напряжений в выбранном элементе памяти.

Таким образом в узлах эмиттеров транзисторов считывания удается получить одинаковые потенциалы, не зависящие от состояния выбранного элемента памяти, и исключить влияние переходных процессов в этих узлах на задержку выборки элементов памяти. Повышение помехоустойчивости запоминающего устройства в режиме считывания достигается благодаря обеспечению возможности повышения перепадов базовых напряжений эмиттерно-связанных транзисторов считывания и ключевых транзисторов выбранного элемента памяти до величины логического перепада в выбранном элементе памяти.

На фиг.1 - принципиальная электрическая схема запоминающего устройства; на фиг. 2 - вариант запоминающего устройства при организации накопителя в виде двумерной матрицы; на фиг.3 - временная диаграмма узловых напряжений в устройстве при смене элементов памяти.

Запоминающее устройство содержит группу элементов 1 памяти и блок 2 записи/считывания, состоящий из первого и второго транзисторов 3, 4 записи, первого и второго транзисторов 5, 6 считывания, первого и второго транзисторов 7, 8 связи и с первого по четвертый нагрузочных резисторов 9-12. Первые информационные входы/выходы элементов 1 памяти объединены и подключены к эмиттерам первых транзисторов 3,5 записи и считывания и к первому входу 13 тока записи-считывания. Вторые информационные входы/выходы элементов 1 памяти объединены и подключены к эмиттерам вторых транзисторов 4, 6 записи и считывания и к второму входу 14 тока записи/считывания. Коллекторы первого и второго транзисторов 3, 4 записи подключены к первым выводам первого и второго нагрузочных резисторов 9, 10 соответственно и соответственно соединены с базами первого и второго транзисторов 7, 8 связи, эмиттеры которых соответственно подключены к первому и второму входам 15, 16 устройства и соединены с базами второго и первого транзисторов 6, 5 считывания соответственно. Коллекторы первого и второго транзисторов 5, 6 считывания соответственно подключены к вторым выводам первого и второго нагрузочных резисторов 9, 10 и соответственно соединены с первыми выводами третьего и четвертого нагрузочных резисторов 11, 12, вторые выводы которых и коллекторы первого и второго транзисторов связи подключены к шине 17 нулевого потенциала. Базы первого и второго транзисторов 3,5 записи подключены к первому и второму входам 18, 19 управления соответственно.

В качестве элемента 1 памяти в устройстве может быть применен RS-триггер на транзисторах с эмиттерной связью с резистивными нагрузками. В этом случае каждый элемент 1 памяти состоит из первого и второго двухэмиттерных ключевых транзисторов 20, 21 с эмиттерами хранения и управления и двух нагрузочных резисторов 22, 23. Первый вывод первого нагрузочного резистора 22 соединен с базой второго ключевого транзистора 21 и с коллектором первого ключевого транзистора 20, эмиттер управления которого является первым информационным входом/выходом элемента 1 памяти. Первый вывод второго нагрузочного резистора 23 соединен с базой первого ключевого транзистора 20 и с коллектором второго ключевого транзистора 21, эмиттер управления которого является вторым информационным входом/выходом элемента 1 памяти. Вторые выводы нагрузочных резисторов 22, 23 объединены и подключены к соответствующему входу 24 выборки строки запоминающего устройства. Эмиттеры хранения ключевых транзисторов 20, 21 объединены и являются входом 25 тока хранения элемента 1 памяти.

Запоминающее устройство работает следующим образом.

В режиме хранения информации токи во входах 13, 14 тока записи/cчитывания отсутствуют, состояния элементов 1 памяти поддерживаются за счет токов, протекающих во входах 25 тока хранения. Ток хранения через вход 25 поступает в узел эмиттеров хранения ключевых транзисторов 20, 21 в каждом элементе 1 памяти, он ответвляется в тот из транзисторов 20, 21, который имеет более высокое напряжение на базе, и протекает в соответствующем нагрузочном резисторе 22 или 23. Низкий коллекторный потенциал ключевого транзистора 20 или 21 с током, формируемый за счет падения напряжения на соответствующем нагрузочном резисторе 22 или 23, поступает на базу другого ключевого транзистора 20 или 21 и препятствует включению в него тока хранения. Отсутствие тока в соответствующем нагрузочном резисторе 22 или 23 обусловливает наличие высокого потенциала на базе токопроводящего ключевого транзистора 20 или 21. Характер протекания тока хранения в элементе 1 памяти определяет его логическое состояние, которое может принимать два значения.

В режиме считывания информации на первый и второй входы 18, 19 управления поступают одинаковые напряжения, уровень которых не превышает уровня низкого напряжения на базе ключевого транзистора 20 или 21 выбранного элемента 1 памяти. Данный элемент 1 памяти имеет более высокий уровень напряжения на входе 24 выборки по отношению к остальным элементам 1 памяти, находящимся в режиме хранения. В первый и второй входы 13, 14 включены токи считывания. Ток считывания, включенный во вход 13 или 14, которому соответствует ключевой транзистор 20 или 21 с высоким базовым потенциалом, протекает в эмиттер соответствующего транзистора 5 или 6 считывания и создает на подключенном к его коллектору нагрузочном резисторе 11 или 12 падение напряжения. Коллекторный потенциал рассматриваемого транзистора 5 или 6 считывания через соответствующие резистор 9 или 10 и транзистор 7 или 8 связи поступает на базу другого транзистора 5 или 6 считывания, эмиттер которого соединен с эмиттером управления ключевого транзистора 20 или 21 с высоким уровнем базового напряжения. Ток считывания, включенный через соответствующий вход 13 или 14 в данный эмиттерный узел, протекает в ключевой транзистор 20 или 21 элемента 1 памяти, отсутствие тока в соответствующем транзисторе 5 или 6 обусловливает формирование высокого потенциала на базе другого транзистора 5 или 6 считывания, что и создает условия для включения в него тока считывания. Для обеспечения работы устройства по описанному принципу необходимо установить уровень высоких напряжений на входах 24 приблизительно равным высокому уровню напряжений на эмиттерах транзисторов 7, 8 связи, а уровень низкого напряжения на входах 24 не должен превышать низкий уровень эмиттерных напряжений транзисторов 7, 8 связи. Состояние уровней напряжений на эмиттерах транзисторов 7, 8 связи, подключенных к выходам 15, 16 устройства, таким образом идентифицирует состояние выбранного для считывания элемента 1 памяти.

В режиме записи информации выборка нужного элемента 1 памяти осуществляется аналогично выборке в режиме считывания, но при этом на первый или второй входы 18, 19 управления поступает в соответствии с записываемой информацией напряжение, уровень которого превышает уровень высокого базового потенциала ключевых транзисторов 20, 21 в выбранном элементе 1 памяти. В результате ток во входе 13 или 14, соответствующем транзистору 3 или 4, подключенному к входу 18 или 19 с высоким уровнем, ответвляется в этот транзистор 3 или 4 и протекает в подключенных к его коллектору последовательных резисторах 9, 11 или 10, 12. Если в результате записи выбранный элемент 1 памяти должен изменить свое состояние, то до начала записи ток в рассматриваемых резисторах 9, 11 или 10, 12 отсутствовал и с коллектора данного транзистора 3 или 4 на соответствующий транзистор 5 или 6 считывания через соответствующий транзистор 7 или 8 связи поступал высокий уровень. После включения режима записи высокий уровень напряжения на базе транзистора 5 или 6 считывания начинает падать и ранее протекавший в его эмиттер ток соответствующего входа 13 или 14 переключается в эмиттер управления соответствующего ключевого транзистора 20 или 21 выбранного элемента 1 памяти. В результате описанного процесса в выбранном элементе 1 памяти прежде высокий базовый потенциал начинает снижаться, а низкий - повышаться и ток хранения, поступающий через вход 25, переключается требуемым образом.

Рассматриваемое запоминающее устройство может иметь матричную организацию накопителя. В этом случае оно содержит несколько групп элементов 1 памяти, каждая из которых составляет столбец матрицы, а соответствующие им блоки 2 записи считывания имеют общие выходы 15, 16, объединяющие эмиттеры транзисторов 7, 8 связи (фиг.2). Элементы 1 памяти, составляющие строки матрицы, имеют общие входы 24 выборки и входы 25 тока хранения. Входы 24 выборки в запоминающих устройствах на биполярных транзисторах обычно подключены к выходам формирователей напряжения выборки, каждый из которых состоит из транзистора 26 связи, эмиттер которого соединен с соответствующим входом 24, потенциалозадающего резистора 27, первый вывод которого подключен к базе транзистора 26 и к входу 28 тока выборки, а второй вывод и коллектор транзистора 26 соединены с шиной 17 нулевого потенциала (см. Валиев К.А., Орликовский А.А. Полупроводниковые интегральные схемы памяти на биполярных транзисторных структурах. М.: Советское радио, 1979, с. 233, рис. 7.26).

При матричной организации накопителя транзисторы 3, 4 записи и подключенные к ним входы 18, 19 приобретают вторую функцию - выборки столбцов. На входы 18, 19 управления блоков 2, соответствующие столбцам матрицы элементов 1 памяти, не выбранных для записи или считывания информации, поступают напряжения, уровень которых лежит выше высоких базовых уровней у транзисторов 5, 6 считывания и ключевых транзисторов 20, 21 элементов 1 памяти, соответствующих выбранной строке матрицы. Токи входов 13, 14 в результате этого ответвляются в транзисторы 3, 4 управления и протекают в подключенных к их коллекторам последовательно соединенных резисторах 9, 11 и 10, 12, что приводит к формированию на базах транзисторов 7, 8 связи невыбранных блоков 2 записи/считывания напряжений более низких, чем низкий уровень в режиме считывания. Такое состояние уровней позволяет исключить нежелательное влияние невыбранных блоков 2 на выходные уровни.

Главной причиной нарушения нормальной работы запоминающего устройства, приводящей к нарушению сохраняемой информации, является неправильное распределение токов считывания. В результате воздействия каких-либо помех в статическом режиме или при смене элементов памяти, или в результате отклонений параметров компонентов от номинальных, ток считывания может самопроизвольно включиться в эмиттер управления ключевого транзистора 20 или 21 с низким базовым потенциалом, что может привести к несанкционированному изменению состояния элемента 1 памяти.

Высокая защищенность запоминающего устройства от данного явления обеспечена наличием высокого перепада логических базовых напряжений у эмиттерно-связанных пар транзисторов 5, 6 считывания с ключевыми транзисторами 20 ,21 выбранного элемента 1 памяти.

Уровни высокого напряжения на базах транзисторов 5, 6 считывания U_сч1 и ключевых транзисторов 20, 21 - U_эп1 определяются следующими соотношениями: U_сч1 = (R₉ + R₁₁) ^. Iб₇ + U_бэ7 , (1) U_эп1 = R₂₇ ^. Iб₂₆ + Uбэ₂₆ + R₂₂ ^. Iб₂₀ (2) где R₉, R₁₁, R₂₂, R₂₇ - номинальные сопротивления резисторов 9 и 10, 11 и 12, 22 и 23, 27 соответственно; Iб₇, Iб₂₀, Iб₂₆ - базовые токи транзисторов 7 и 8, 20 и 21, 26 соответственно; Uбэ₇, Uбэ₂₀, Uбэ₂₆ - напряжения между базовым и эмиттерным выводами у транзисторов 7 и 8, 20 и 21, 26 соответственно.

Уровни низкого напряжения на базах транзисторов 5, 6 считывания - Uсч₀ и ключевых транзисторов 20, 21 Uэп₀ cоответствуют выражениям: Ucч₀ = (R₉ + R₁₁) Iб₇ + R_II ^. I_сч + Uбэ₇, (3) Uэп₀ = R₂₇ ^. Iб₂₆ + R₂₂ ^. (Icч + Iхр) + + Uбэ₂₆ (4) где Icч, Iхр - величины токов считывания и хранения соответственно; - коэффициент передачи эмиттерного тока транзисторов.

При сопоставлении выражений (1) и (2), (3) и (4) легко заметить однородность составляющих их членов, что позволяет определенным подбором параметров компонентов достичь тождественности выражений (1) и (2) и выражений (3) и (4), которая сохраняется в условиях различных дестабилизирующих воздействий, одинаково влияющих на аналогичные параметры всех компонентов. При обеспечении рассматриваемых тождеств Uсч₁ с Uэп₁ и Uсч₀ с Uэп₀ величины базовых перепадов в эмиттерно-связанных парах транзисторов 5, 6 считывания с ключевыми транзисторами 20, 21 выбранного элемента 1 памяти - Ucч₁ - Uэп₀ и Uэп₁ - Ucч₀ удается увеличить до величины перепада в выбранном элементе 1 памяти - Uэп₁ - Uэп₀. Это и обеспечивает высокую помехоустойчивость запоминающего устройства в режиме считывания информации.

Работа устройства в процессе смены строк элементов памяти поясняется с помощью временных диаграмм (фиг.3), на которой изображены кривые изменения напряжений на базах эмиттерно-связанных транзисторов: Uб₂₀, Uб₂₀^' первых ключевых транзисторов 20 преждевыбранного и выбираемого элементов 1 памяти и Uб₅ первого транзистора 5 считывания, Uб₂₁, Uб₂₁^' вторых ключевых транзисторов 21 преждевыбранного и выбираемого элементов 1 памяти Uб₆ второго транзистора 6 считывания, а также напряжения U₁₃ и U₁₄ соответствующих эмиттерным узлам названных транзисторов.

Предположим для определенности, что в преждевременном элементе 1 памяти высокий уровень напряжения на базе транзистора 20, а в выбираемом - на базе транзистора 21. При снижении напряжения на базе транзистора 20, вызванного снижением напряжения на входе 24, после достижения базового уровня транзистора 5 (точка 29) ток входа 13 переключается в эмиттер транзистора 5 и начинает протекать в подключенном к его коллектору резисторе 11, вызывая понижение уровня напряжения на базе транзистора 6. Падающий базовый потенциал транзистора 6 достигает уровня повышающегося базового потенциала транзистора 21 выбираемого элемента 1 памяти в точке 30, в результате чего ток входа 14 переключается из транзистора 6 в транзистор 21. Вызванное этим процессом уменьшение падения напряжения на резисторе 12 приводит к повышению потенциала на базе транзистора 5.

Высокое быстродействие запоминающего устройства при смене строк элементов памяти достигается благодаря тому, что при обеспечении равенства напряжений Uсч₁ и Uэп₁ напряжения в узлах входов 13 и 14 в установившемся режиме имеют одинаковые уровни напряжений, не зависящие от состояния выбранного элемента 1 памяти. Это обстоятельство позволяет уменьшить вклад процессов переключения емкости узлов входов 13, 14 в задержку переходных процессов при смене строк элементов 1 памяти. Дополнительное повышение быстродействия в запоминающем устройстве может быть достигнуто благодаря уменьшению величины логического перепада напряжений на входах 24 выборки строк в режиме считывания до минимально допустимой для ЭСЛ устройств величины. Данное техническое решение обеспечивает нормальную работу и высокую помехоустойчивость при таком логическом перепаде.

Таким образом, предлагаемое запоминающее устройство обладает высокими быстродействием и помехоустойчивостью в режиме считывания информации. Например, применение его в микросхеме типа К1500РУ073-ОЗУ ЭСЛ - типа емкостью 256 бит позволит уменьшить время выборки адреса на 20%.

Формула изобретения

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее группу элементов памяти, каждый из которых состоит из первого и второго ключевых транзисторов, эмиттеры хранения которых объединены и являются входом тока хранения устройства, и первый и второй нагрузочные резисторы, первые выводы которых объединены и являются входом выборки строки устройства, второй вывод первого нагрузочного резистора соединен с базой второго ключевого транзистора и с коллектором первого ключевого транзистора, второй вывод второго нагрузочного резистора подключен к базе первого ключевого транзистора и к коллектору второго ключевого транзистора, и блок записи - считывания, состоящий из первого и второго транзисторов записи, первого и второго транзисторов считывания, первого и второго транзисторов связи и с третьего по шестой нагрузочных резисторов, эмиттеры управления первого и второго ключевых транзисторов объединены соответственно с эмиттерами первых и вторых транзисторов записи и считывания и являются информационными входами устройства, коллекторы первого и второго транзисторов записи объединены соответственно с базами первого и второго транзисторов связи и подключены к первым выводам третьего и четвертого нагрузочных резисторов соответственно, эмиттеры первого и второго транзисторов связи подключены соответственно к базам второго и первого транзисторов считывания и являются первым и вторым выходами устройства, коллекторы первого и второго транзисторов считывания подключены соответственно к вторым выводам третьего и четвертого нагрузочных резисторов, соответственно объединенных с первыми выводами пятого и шестого нагрузочных резисторов, вторые выводы которых и коллекторы первого и второго транзисторов связи объединены и подключены к шине нулевого потенциала, отличающееся тем, что, с целью повышения быстродействия и помехоустойчивости устройства, базы первого и второго транзисторов считывания подключены соответственно к эмиттерам второго и первого транзисторов связи, а базы первого и второго транзисторов записи подключены к первому и второму входам управления устройства.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3