Преобразователь перемещения в код

Преобразователь перемещения в код

Реферат

 

Изобретение относится к числовому программному управлению и может быть использовано в системах управления координатными перемещениями исполнительных органов станков. Цель изобретения - повышение точности и надежности устройства и упрощение сопряжения его с объектом измерения. Преобразователь перемещения в код содержит двухфазный генератор тактовых импульсов, первый делитель тактовой частоты, двухфазный генератор синусоидальных напряжений, фазовый растровый интерполятор, нуль-орган, три блока синхронизации, три триггера, два элемента И - НЕ, четыре элементы И, второй и третий делители частоты, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и четвертый триггер, соединенные между собой функционально. 2 ил.

Изобретение относится к числовому программному управлению и может быть использовано в системах управления координатными перемещениями исполнительных органов станков.

Известны устройства, преобразующие перемещение входного вала фазовращателя в код, принцип действия которых основан на сравнении измеряемого и эталонного сдвигов фаз в замкнутой фазовой системе [1].

К недостаткам устройств, реализованных по этим схемам, следует отнести низкую помехозащищенность от единичных наводок в канале связи с фазовращателем.

Наиболее близким к заявляемому техническому решению является преобразователь перемещений в цифровой унитарный код, содержащий двухфазный генератор тактовых импульсов, двухфазный генератор синусоидальных напряжений несущей частоты, фазовый растровый интерполятор и цифровой фазовый демодулятор замкнутого типа [2].

К недостаткам данного преобразователя относятся: возможность возникновения ошибки в 1 квант за фазу измерения вследствие временных задержек прохождения тактового импульса через счетчики фазового демодулятора и возможности совпадения по времени сигналов разрешения и тактового импульса на входах элементов И; возможность неконтролируемой ошибки в m квантов измерения за фазу измерения от воздействия помехи в линии связи между фазовым растровым интерполятором и цифровым фазовым демодулятором, где m - количество квантов за фазу измерения; конструктивная сложность изменения коэффициента квантования путем изменения объема счетчиков фазового демодулятора.

Целью изобретения является повышение точности и надежности преобразователя, упрощение изменения коэффициента квантования при сопряжении его с различным оборудованием.

Цель достигается путем введения в демодулятор двух дополнительных блоков синхронизации, исключающих временное совпадение на входах элементов И, схемы контроля ошибки измерения и схемы масштабирования коэффициента квантования.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 - временные диаграммы, поясняющие его работу.

Устройство содержит двухфазный генератор 1 тактовых импульсов, к первому выходу которого подсоединен делитель 2 тактовой частоты, выход которого подсоединен к двухфазному генератору 3 синусоидальных напряжений несущей частоты. Синусный и косинусный выходы генератора 3 напряжений несущей частоты подсоединен к фазовому растровому интерполятору 4, входной вал которого механически соединен с объектом измерения. Выход фазового растрового интерполятора 4 соединен с входом нуль-органа 4, выход которого соединен с первым блоком 6 синхронизации. Тактовый вход первого блока 6 синхронизации соединен с вторым выходом генератора 1 тактовых импульсов, а его выход соединен со счетным входом первого триггера-распределителя 7 и первыми входами элементов И-НЕ 8 и 9. К вторым входам элементов И-НЕ 8 и 9 подсоединены прямой и инверсный выходы первого триггера-распределителя 7, а их выходы соединены с входами S второго и третьего (управляющих) триггеров 10 и 11. Прямые выходы каждого из этих триггеров соединены с первыми входами элементов И 12 и 13, к вторым входам которых подсоединен первый выход генератора 1 тактовых импульсов. Выход элемента И 12 соединен с входом первого счетчика 14, а выход элемента И 13 - с входом второго счетчика 15. Выходы счетчиков 14 и 15 соединены соответственно с вторым и третьим блоками 16, 17 синхронизации, к тактовым входам которых подсоединен второй выход генератора 1 тактовых импульсов. Выходы блоков 16 и 17 синхронизации подсоединены соответственно к входам R управляющих триггеров 10 и 11. Первый выход генератора 1 тактовых импульсов соединен с входом первого управляемого делителя 20 частоты, на управляющие входы которого поступает код масштабирования. Выход первого делителя 20 частоты соединен с третьими входами элементов И 18 и 19. К первым и вторым входам элемента И 18 подсоединены прямые выходы триггеров 10 и 11, а к первым и вторым входам элемента И 19 - инверсные выходы триггеров 10 и 11. Прямые выходы триггеров 10 и 11 также соединены с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 21, выход которого соединен с входом установки в "нуль" второго управляемого делителя 22 частоты. Вход второго делителя 22 соединен с входом первого делителя 20 частоты, а его управляющие входы - с магистралью кода масштабирования. Выход второго делителя 22 частоты соединен с входом S четвертого триггера 23 памяти ошибки, на вход R которого поступает команда "Сброс".

Устройство работает следующим образом.

Генератор 1 тактовых импульсов вырабатывает две серии тактовых импульсов С1 и С2, сдвинутых относительно друг друга на половину периода, и длительностью импульса в 1/4 периода тактовой частоты. Серия тактовых импульсов С1 поступает на делитель 2 тактовой частоты с коэффициентом деления К = F_с1/F_н, где F_c1 - частота серии С1; F_н - несущая частота генератора синусоидальных напряжений.

Генератор 3 синусоидальных напряжений несущей частоты вырабатывает синусоидальный и косинусоидальный сигналы для запитки фазового растрового интерполятора 4. Последний формирует гармонический выходной сигнал несущей частоты, фаза которого определяется измеряемым перемещением . Нуль-орган 5 срабатывает в моменты перехода выходного напряжения фазового интерполятора 4 через нулевые значения и формирует сигнал прямоугольной формы, передний фронт которого синхронизируется тактом серии С2 в блоке 6 синхронизации. Синхронизированные импульсы поступают на счетный вход С триггера-распределителя 7, а также на элементы И-НЕ 8,9, служащие для обнаружения сигналов триггера-распределителя до длительности тактового импульса. Эти сигналы по очереди устанавливают управляющие триггеры 10, 11 в состояние "единица", и этим открывается соответствующий элемент И 12 или 13, который пропускает серию тактовых импульсов С1 на соответствующий счетчик 14 или 15. Объем счетчиков 14, 15 равен объему делителя 2, благодаря чему при отсутствии вращения вала фазового растрового интерполятора управляющий триггер 10 устанавливается в состояние "ноль" тем же тактом, каким устанавливается в состояние "единица" управляющий триггер 11, и наоборот.

Блоки 16, 17 синхронизации служат для перепривязки выходных импульсов счетчиков 14, 15 к тактовым импульсам серии С2, что исключает возможность совпадения по времени сигналов разрешения и тактового импульса на входах элементов И 18, 19 из-за временных задержек в цепях счетчиков. Сигналами разрешения для прохождения импульсов первого управляемого делителя 20 частоты через элемент И 18 является совпадение прямых сигналов триггеров 10, 11 управления, а для элемента И 19 - совпадение инверсных сигналов. При отсутствии вращения вала фазового растрового интерполятора 4 управляющие триггеры 10 и 11 находятся в противофазе, элементы И 18, 19 закрыты и на их выходах + Q и - Q информация о перемещении отсутствует.

При вращении вала фазового растрового интерполятора 4 возникает фазовый сдвиг относительно сигнала несущей частоты, причем при непрерывном вращении в одну сторону частота с выхода фазового растрового интерполятора 4 будет F_н + F, а в другую - F_н-F, где F_н - несущая частота генератора синусоидальных напряжений; F - девиация частоты.

Скорость вращения определяет величину девиации, а направление - знак девиации. Увеличение частоты F_н + F соответствует направлению "+", а уменьшение частоты F_н- F - направлению "-".

При вращении вала фазового растрового интерполятора 4 в направлении "+" управляющий триггер 10 установится в состояние "единица" раньше, чем управляющий триггер 11 установится в состояние "ноль", при этом на элементе И 18 появится сигнал разрешения, который откроет элемент И. На его выходе + Q появится последовательность импульсов, количество которых соответствует углу поворота вала фазового растрового интерполятора 4 в каждом периоде измерения.

Если вал фазового растрового интерполятора 4 вращается в направлении "-", управляющий триггер 10 установится в состояние "единица" после того, как управляющий триггер 11 установится в состояние "ноль", при этом откроется элемент И 19 и на его выходе - Q появится последовательность импульсов.

Первый управляемый делитель 20 частоты - это делитель с переменным коэффициентом деления и служит для изменения цены отсчета. Нужный коэффициент деления выбирается установкой кода масштаба, что значительно упрощает сопряжение преобразователя с различным оборудованием.

На элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 21 выделяется модуль сигнала разрешения, который разрешает счет второму управляемому делителю 22 частоты. В каждом периоде измерения. При отсутствии сигнала разрешения второй управляемый делитель частоты установлен в состояние "ноль" и счет запрещен. Второй управляемый делитель 22 частоты - это делитель с переменным коэффициентом деления. Он подсчитывает количество импульсов тактовой частоты, поступающих с первого управляемого делителя 20 частоты в каждый период измерения. При возникновении помехи в цепях связи фазового растрового интерполятора 4 или при превышении максимальной скорости вращения вала фазового растрового интерполятора может произойти сбой на период измерения. При этом длительность сигнала разрешения счета будет такова, что второй управляемый делитель 22 частоты переполнится и его выходной сигнал установит четвертый триггер 23 в состояние "единица". На выходе триггера появится сигнал "Ошибка", который поступает в цепи управления ЧПУ. Коэффициент деления второго управляемого делителя 22 частоты выбирается установкой кода масштаба.

Формула изобретения

ПРЕОБРАЗОВАТЕЛЬ ПЕРЕМЕЩЕНИЯ В КОД, содержащий двухфазный генератор тактовых импульсов, двухфазный генератор синусоидальных напряжений несущей частоты, фазовый растровый интерполятор, входной вал которого является информационным входом преобразователя, нуль-орган, первый блок синхронизации, тактовый вход которого соединен с вторым выходом двухфазного генератора тактовых импульсов, первый, второй и третий триггеры, первый, второй, третий и четвертый элементы И и первый и второй счетчики, причем первый и второй выходы двухфазного генератора синусоидальных напряжений несущей частоты соединены соответственно с управляющими входами фазового растрового интерполятора, выход которого соединен с входом нуль-органа, прямые выходы второго и третьего триггеров соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены с первым выходом двухфазного генератора тактовых импульсов, выходы первого и второго элементов И соединены соответственно с счетными входами первого и второго счетчиков, прямые выходы второго и третьего триггеров соединены с первым и вторым входами третьего элемента И, выход которого является первым информационным выходом преобразователя, инверсные выходы второго и третьего триггеров соединены с первым и вторым входами четвертого элемента И, выход которого является вторым информационным выходом преобразователя, отличающийся тем, что, с целью повышения точности и надежности преобразователя, а также упрощения сопряжения его с объектом измерения, в него введены делитель частоты, первый и второй элементы И - НЕ, второй и третий блоки синхронизации, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй управляемые делители частоты и четвертый триггер, причем первый выход двухфазного генератора тактовых импульсов соединен с информационными входами делителя частоты и первого управляемого делителя частоты, выход делителя частоты соединен с входом двухфазного генератора синусоидальных напряжений несущей частоты, выход первого управляемого делителя частоты соединен с третьими входами третьего и четвертого элементов И и с информационным входом второго управляемого делителя частоты, выход которого соединен с входом установки в "1" четвертого триггера, вход установки в "0" которого соединен с установочным входом преобразователя, выход сигнала "ошибка" которого соединен с выходом четвертого триггера, управляющие входы первого и второго управляемых делителей частоты соединены с шиной масштабирования преобразователя, выход нуль-органа соединен с информационным входом первого блока синхронизации, выход которого соединен с тактовым входом первого триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами первого и второго элементов И - НЕ, вторые входы которых соединены с выходом первого блока синхронизации, а выходы первого и второго элементов И - НЕ соединены соответственно с входами установки в "1" второго и третьего триггеров, входы установки в "0" которых соединены соответственно с выходами второго и третьего блоков синхронизации, информационные входы которых соединены соответственно с выходами первого и второго счетчиков, а тактовые входы второго и третьего блоков синхронизации соединены с вторым выходом двухфазного генератора тактовых импульсов, прямые выходы второго и третьего триггеров соединены с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом установки в "0" второго управляемого делителя частоты.

РИСУНКИ

Рисунок 1, Рисунок 2