Устройство для ввода информации

Устройство для ввода информации

Реферат

 

Изобретение относится к автоматике и вычислительной технике, в частности к устройству для ввода информации. Цель изобретения состоит в расширении функциональных возможностей устройства. Устройство содержит первый 1 и второй 2 регистры, дешифратор 3, сумматор 4, блок 5 памяти, счетчик 6, компаратор 7, первый триггер 8, первый 9 и второй 10 элементы ИЛИ, группы элементов И 11 - 13, первый 14, второй 15 и третий 16 элементы И, первый 17, второй 18, третий 19, четвертый 20 и пятый 21 элементы задержки, второй 28 и третий 29 триггеры, четвертый элемент И 30, третий элемент ИЛИ 31. Цель достигается путем обновления данных оцифровки в реальном масштабе времени, что обеспечивается введением четвертого элемента И, второго и третьего триггеров, третьего элемента ИЛИ. 2 ил.

Изобретение относится к автоматике.

Известно устройство, содержащее первый регистр, информационный и синхронизирующий входы которого являются информационным и синхронизирующим входами устройства, второй регистр, информационный вход которого соединен с информационным выходом блока памяти, а первый информационный выход подключен к одним входам элементов И группы, первый элемент ИЛИ, один вход которого соединен с синхронизирующим входом устройства, а выход подключен к входу первого элемента задержки, выход которого соединен с входом второго элемента задержки, выход которого подключен к входу считывания блока памяти и к входу третьего элемента задержки, выход которого соединен с синхронизирующим входом второго регистра, триггер управления, прямой выход которого подключен к одному входу первого элемента И, выход которого является синхронизирующим выходом устройства, второй элемент И, входы которого соединены с выходами третьего элемента задержки и с инверсным выходом триггера управления, счетчик, счетный вход которого подключен к выходу второго элемента И, а сбросовый вход соединен с выходом первого элемента И, четвертый элемент задержки, вход которого подключен к выходу третьего элемента задержки, а выход соединен с другими входами элементов И группы, выходы которых являются информационными выходами устройства, сумматор, один информационный вход которого соединен с первым информационным выходом первого регистра, другой информационный вход подключен к информационному выходу счетчика, синхронизирующий вход соединен с выходом первого элемента задержки, сбросовый вход подключен к выходу первого элемента И, а информационный выход соединен с адресным входом блока памяти, третий элемент И, один вход которого подключен к инверсному выходу триггера управления, а выход соединен с другим входом первого элемента ИЛИ, пятый элемент задержки, вход которого соединен с выходом четвертого элемента задержки, а выход подключен к другим входам первого и третьего элементов И, второй элемент ИЛИ, входы которого соединены с выходами первого и третьего элементов И, а выход подключен к сбросовому входу второго регистра, компаратор, один информационный вход которого соединен с вторым информационным выходом первого регистра, другой подключен к информационному выходу счетчика, синхронизирующий вход соединен с выходом четвертого элемента задержки, а выход подключен к единичному входу триггера управления, нулевой вход которого соединен с выходом первого элемента И, и дешифратор, информационный вход которого соединен с вторым информационным выходом второго регистра, а выходы подключены к управляющим входам соответствующих элементов И группы.

Недостаток этого устройства состоит в том, что его функциональные возможности ограничены числом заранее заданных предметных областей, зашитых в постоянном запоминающем устройстве (ПЗУ). При необходимости внесения изменений в заданную кодировку позиций клавишей необходимо демонтировать блок ПЗУ и "зашивать" требуемую информацию, что приводит к выводу устройства в нерабочее состояние в течение длительного времени.

Цель изобретения состоит в расширении функциональных возможностей устройства.

Цель достигается путем обновления данных оцифровки в реальном масштабе времени, что обеспечивается введением четвертого элемента И, один вход которого подключен к синхронизирующему входу устройства, а выход соединен с синхронизирующим входом счетчика, информационный вход которого является адресным входом устройства, второго триггера, прямой и инверсный входы которого являются первым и вторым управляющими входами соответственно, прямой выход подключен к другому входу четвертого элемента И, а инверсный выход соединен с входами группы элементов И, второго и третьего элементов И, третьего триггера, прямой вход которого является третьим управляющим входом устройства, а прямой и инверсный выходы подключены к управляющим входам блока памяти, информационный вход которого является третьим информационным входом устройства, и третьего элемента ИЛИ, один вход которого соединен с выходом первого элемента И, другой является четвертым управляющим входом устройства, а выход подключен к инверсному входу третьего триггера.

Анализ известных технических решений поставленной задачи показал, что свойства заявленного объекта не совпадают со свойствами известных технических решений, что позволяет сделать вывод о том, что заявленный объект обладает существенными отличиями.

На фиг. 1 представлена блок-схема устройства для ввода информации; на фиг.2 показан пример конструктивного выполнения блока памяти.

Устройство (фиг.1) содержит первый 1 и второй 2 регистры, дешифратор 3, сумматор 4, блок 5 памяти, счетчик 6, компаратор 7, первый триггер 8, первый 9 и второй 10 элементы ИЛИ, группы элементов И 11-13, первый 14, второй 15 и третий 16 элементы И, первый 17, второй 18, третий 19, четвертый 20 и пятый 21 элементы задержки, первый информационный вход 22, синхронизирующий вход 23, выходы 24-27, второй 28 и третий 29 триггеры, четвертый элемент И 30, третий элемент ИЛИ 31, второй информационный вход 32, первый 33, второй 34, третий 35 и четвертый 36 управляющие входы и третий информационный вход 37.

Блок памяти (фиг.2) имеет входы и содержит элементы И 43, 44 и ОЗУ 45.

Устройство работает следующим образом.

В отличие от известного предлагаемое устройство позволяет обновить не только все символы предметной области, но и заданный символ избирательно. Для этого на прямой вход 35 триггера 29 перед началом работы подается сигнал, который устанавливает триггер 29 в единичное состояние, при котором высоким потенциалом с входа 40 открывается элемент И 43, подключающий вход 42 к входу записи ОЗУ 45 (фиг.2). Здесь, как и в известном устройстве, в регистре 1 с входа 22 синхроимпульсом с входа 23 заносится код, состоящий из двух частей: кода базового адреса первого символа и кода числа символов в данной предметной области, а на вход 32 подается информация о том, какому из позиционных клавишей соответствует первый символ из выбранной предметной области.

С первого информационного выхода регистра 1 код базового адреса первого символа поступает на один информационный вход сумматора 4, на другой информационный вход которого подается код с выхода счетчика 6. Однако последний в данный момент сброшен. Поэтому на втором информационном входе сумматора 4 будет код, равный нулю.

Синхроимпульс с входа 23 проходит через элемент ИЛИ 9 на вход элемента 17, где задерживается на время записи кода в регистр 1, а затем поступает как на вход элемента 18 задержки, так и на синхронизирующий вход сумматора 4, запуская операцию сложения кодов базового адреса и счетчика 6, имеющего на выходе код 00...0. В результате операции суммирования на выходе сумматора 4 устанавливается код базового адреса первого символа, который поступает на адресный вход 39 блока 5 памяти.

Импульс с выхода элемента 18 задержки, задержанный на время выполнения операции сложения в сумматоре 4 и поступающий на вход элемента И 43, открытого высоким потенциалом с входа 40, поступает на вход записи ОЗУ 45 и записывает по записанному адресу входную информацию с входа 32.

После задержки элементом 19 импульс записи через элемент И 15 проходит на счетный вход счетчика 6, а с выхода элемента 20 задержки поступает на синхронизирующий вход компаратора 7, проверяя наличие равенства кодов на входе компаратора 7.

После задержки элементом 21 импульс проходит через элемент И 16 и вновь поступает на вход элемента ИЛИ 9 и все операции по записи очередного кода с входа 32 повторяются до тех пор, пока на выходе компаратора 7 с приходом очередного импульса с выхода элемента 20 не появится сигнал, фиксирующий равенство кодов. Этот сигнал устанавливает триггер 8 в единичное состояние, он высоким потенциалом с прямого выхода открывает элемент И 14, закрывает с инверсного выхода элементы И 15, 16, и очередной импульс с выхода элемента И 14 возвращает устройство в исходное состояние.

В случае обновления содержания заданной ячейки, а не всех подряд в данной предметной области по сигналу с входа 33 в единичное состояние также устанавливается триггер 28, который высоким потенциалом открывает элемент И 30, а на вход 37 подается код порядкового номера ячейки в данной предметной области. В этом случае при занесении кода в регистр 1 синхроимпульсом с входа 23 через элемент И 30 в счетчик 6 заносится порядковый номер обновляемой ячейки, который после суммирования базового адреса с кодом счетчика 6 образует искомый адрес ячейки памяти. Для того, чтобы после записи обновленного кода в память блока 5 процесс дальнейшего просмотра адресов был блокирован, отрицательным потенциалом с инверсного выхода триггера 28 запираются элементы И 15 и 16.

После обновления содержания заданной ячейки триггер 28 сигналом с входа 34 возвращается в исходное состояние, а импульсом начальной установки все узлы устройства возвращаются в исходное состояние (цепи начальной установки не показаны).

Процесс оцифровки клавишей с помощью данного устройства осуществляется точно так же, как и в устройстве-прототипе.

Таким образом, введение новых узлов и элементов позволило существенно расширить функциональные возможности устройства путем обновления данных оцифровки клавишей в реальном масштабе времени.

Формула изобретения

УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ, содержащее первый регистр, информационный и синхронизирующий входы которого являются соответственно первым информационным и синхронизирующим входами устройства, второй регистр, информационный вход которого соединен с информационным выходом блока памяти, а первый информационный выход соединен с первыми входами элементов И группы, элемент ИЛИ, первый вход которого соединен с синхронизирующим входом устройства, а выход соединен с входом первого элемента задержки, выход которого соединен с входом второго элемента задержки, выход которого соединен с входом считывания блока памяти и входом третьего элемента задержки, выход которого соединен с синхронизирующим входом второго регистра, первый триггер, прямой выход которого соединен с первым входом первого элемента И, выход которого является синхронизирующим выходом устройства, вход четвертого элемента задержки соединен с выходом третьего элемента задержки и первым входом второго элемента И, второй вход которого соединен с инверсным выходом первого триггера и вторым входом третьего элемента И, а выход соединен с тактовым входом счетчика, установочный вход которого соединен с установочным входом первого регистра, входом сброса первого триггера, входом сумматора, первым входом второго элемента ИЛИ и выходом первого элемента И, второй вход которого соединен с вторым входом третьего элемента И и выходом пятого элемента задержки, вход которого соединен с выходом четвертого элемента задержки, вторыми входами элементов И группы и управляющим входом компаратора, первая группа информационных входов которого соединена с второй группой информационных входов сумматора и выходами счетчика, вторая группа информационных входов соединена с второй группой информационных выходов первого регистра, а выход - с установочным входом первого триггера, первая группа информационных выходов первого регистра соединена с первой группой информационных входов сумматора, вход управления которого соединен с выходом первого элемента задержки, а выход - с информационным входом блока памяти, выход третьего элемента И соединен с вторыми входами первого и второго элементов ИЛИ, выход второго элемента ИЛИ соединен с входом сброса второго регистра, вторая группа информационных выходов которого соединена с входами дешифратора, выходы которого соединены с управляющими входами соответствующих элементов И группы, выходы которых являются группой информационных выходов устройства, отличающееся тем, что в него введены второй и третий триггеры, третий элемент ИЛИ, четвертый элемент И, один вход которого подключен к синхронизирующему входу устройства, а выход соединен с синхронизирующим входом счетчика, информационный вход которого является вторым информационным входом устройства, прямой и инверсный вход второго триггера являются первым и вторым управляющими входами устройства соответственно, прямой выход второго триггера подключен к другому входу четвертого элемента И, а инверсный выход соединен с третьими входам группы элементов И, второго и третьего элементов И, прямой вход третьего триггера является третьим управляющим входом устройства, а прямой и инверсный выходы подключены к управляющим входам блока памяти, информационный вход которого является третьим информационным входом устройства, один вход третьего элемента ИЛИ соединен с выходом первого элемента И, а другой вход является четвертым управляющим входом устройства, выход третьего элемента ИЛИ подключен к инверсному входу трутьего триггера.

РИСУНКИ

Рисунок 1, Рисунок 2