Устройство для сопряжения вычислительной машины с каналами связи

Устройство для сопряжения вычислительной машины с каналами связи

Реферат

 

Изобретение относится к вычислительной техники и решает задачу повышения достоверности ввода последовательной информации путем обеспечения программного контроля ввода информации. Сущность изобретения состоит в том, что, в режиме контроля код в регистр сдвига блока приема поступает с выхода регистра сдвига блока передачи, а по окончании передачи байта содержимое регистра сдвига блока приема сравнивается с содержимым адресуемого регистра, куда в режиме контроля загружается тот же код, который загружается в буферный регистр передачи, причем сигнал сравнения используется для установки триггера, сброс которого осуществляется сигналом завершения передачи байта, а потенциальный сигнал с выхода триггера подается на адресуемую шину, доступную для считывания со стороны шины адреса-данных устройств. Это достигается тем, что в устройство, содержащее блок интерфейса, блок тактовой синхронизации, блок управления, шину адреса-данных, блок приема, блок передачи и блок формирования сигналов прерывания, соединенных соответствующими связями, введены формирователь, блок контроля, ключ и элемент индикации, соединенные соответствующими связями. Предложенное устройство может быть использовано в составе командного пункта система радиотелеуправления - телесигнализации, использующей режим синхронной связи, для организации обмена информацией управляющей вычислительной системы с каналом связи. 1 з.п.ф-лы, 8 ил.

Изобретение относится к вычислительной технике.

Целью изобретения является повышение достоверности контроля.

На фиг. 1 изображена блок-схема устройства; на фиг.2 - блока контроля; на фиг.3 - блока интерфейса; на фиг.4 и 5 - блока синхронизации; на фиг.6-8 - временные диаграммы.

На фиг. 1-1 - блок контроля, 2 - блок интерфейса, 3 - блок синхронизации, 4 - вход задания режима работы устройства, 5 - вход сброса устройства, 6 - ключ, 7 - шина адреса-данных, 8 - блок приема, 9 - блок передачи, 10 - блок формирования сигналов прерывания, 11 - шина "0" питания, 12 - элемент индикации, 13 - внутренняя шина адреса-данных устройства, 14 - вход устройства для подключения к каналу связи, 15 - вход устройства для подключения к каналу связи.

Блок 1 контроля (фиг.2) содержит элемент И-НЕ 16, элемент ИЛИ 17, триггер 18.

Структурная схема блока 2 интерфейса представлена на фиг.3, где 19 - магистральные однонаправленные буферы, 20 - магистральные двунаправленные буферы (например, 533АП6), 21 - элементы НЕ, 22 - элемент ИЛИ, 23 - элемент И, 24 - блок сравнения (например, 533СП1), 25 - шина адреса устройства, 26 - адресный селектор (например, 559ВТ1), 27 - D-триггер, 28 - элемент НЕ, 29 и 30 - элементы И-НЕ.

Адрес устройства на магистрали выдается установкой кода шине 25. Если в разрядах АД09. . .АД12 на шине 7 адрес совпадает с кодом, установленным на шине 25, то единичный сигнал с выхода блока 24 сравнения, стробируемого сигналом "Выбор устройства" на входе блока 2 интерфейса, запоминается по фронту сигнала "Синхронизация обмена" в D-триггере адресного селектора 26, выходным сигналом которого разрешается работа его внутреннего дешифратора, анализирующего значение разрядов АД07, АД08, определяющих адрес одного из блоков 8, 9, 10 устройства. Для переключения двунаправленных магистральных буферов 20 при чтении информации используется выходной сигнал элемента И 23.

Блок 3 синхронизации обеспечивает осуществление временной синхронизации, формирование эталонных тактовых импульсов (ЭТИ), используемых в канале передачи информации и для формирования циклограммы работы устройства, а также осуществляет подстройку фазы регулируемых тактовых импульсов (РТИ) в канале приема по информационным посылкам (см. Пшеничников А.М., Портнов М. Л. Телемеханические системы на интегральных микросхемах. М.: Энергия, 1977, с.150-155).

Структурная схема блока 3 синхронизации приведена на фиг.4 и 5, где 31 - синхронизатор, 32 - формирователь ЭТИ, 33 - управляемый делитель частоты, 34 - формирователь сигналов фазовых зон, 35 - умножитель сигналов, 36 - усредняющий блок, 37 - пороговый блок, 38 - формирователь сигналов, соответствующих фронтам посылок, 39 - интегратор, 40 - формирователь импульсов деления тактового интервала РТИ на 15 равных частей, 41 - генератор импульсов, 42 - распределитель импульсов, 43₁...43₈ - элементы НЕ, 44 - счетчик-делитель частоты, 45 - элемент И, 46 - элемент ИЛИ , 47 - элемент ИЛИ-НЕ, 48 - вычитающий счетчик-делитель частоты, 49 - шина ввода числа (К = 64), 50 - стробирующий дешифратор нулевого кода, 51 - D-триггер-формирователь импульса предварительной установки счетчика 48, 52 - шина "0" питания устройства, 53 - элемент ИЛИ, 54 - элемент НЕ, 55 - вычитающий счетчик-делитель частоты, 56 - стробирующий дешифратор нулевого кода, 57 - D-триггер-формирователь импульса предварительной установки счетчика 55, 58 - шина "0" питания устройства, 59 - элемент ИЛИ, 60 и 61 - триггеры, 62 - элемент И-НЕ, 63 - элемент НЕ, 64 - стробирующий дешифратор, 65 и 66 - триггеры, 67 и 68 - элементы И-НЕ, 69 - шина ввода числа, равного половине емкости реверсивного счетчика 36, 70 - элемент НЕ, 71 - элемент И, 72 - элемент И-НЕ, 73 - стробируемый дешифратор нулевого кода, 74 и 75 - элементы И-НЕ, 76 - элемент ИЛИ-НЕ, 77 - D-триггер-формирователь импульса предварительной установки счетчика 36, 78 - шина "0" питания устройства, 79 - D-триггер, 80 - сумматор по модулю два, 81 - D-триггер, используемый как элемент задержки, 82 - триггер со счетным входом, 83 - элемент И, 84 - счетчик, 85 - D-триггер, 86 и 87 - элементы И-НЕ, 88 - элемент И-НЕ, 89 - элемент И, 90 - счетчик, 91 - формирователь циклограммы работы устройства в последовательном канале, 92 и 93 - формирователи сигналов "Строб синхронизации обмена между регистрами" (СВГ) для блока 9 передачи и блока 8 приема соответственно, 94 - элемент ИЛИ, 95 - элемент И-НЕ, 96 - элемент ИЛИ, 97 - счетчик, 98 - стробируемый дешифратор, 99 и 100 - триггеры, 101...103 - элементы ИЛИ, 104 - D-триггер-формирователь импульса сброса счетчика 97, 105 - элемент ИЛИ, 106 - счетчик числа битов передачи, 107 - стробирующий дешифратор, 108 - D-триггер-формирователь импульса сброса счетчика 106, 109 - элемент И, 110 - элемент НЕ, 111 - элемент НЕ, 112 - элемент И, 113 - элемент ИЛИ, 114 - счетчик числа битов приема, 115 - стробируемый дешифратор, 116 - D-триггер-формирователь импульсов сброса счетчика 114, 117 - шина "0" питания устройства.

Временная диаграмма, иллюстрирующая работу блока 3 синхронизации, представлена на фиг.6 и 7, где 118 - сигнал на выходе генератора 41 импульсов синхронизатора 31 (F = 2,5 МГц, Т = 0,4 мкс), 119...126 - сигналы на первом - восьмом выходах распределителя 42 импульсов синхронизатора 31 Ф1, Ф2...Ф8 (Т = 1,6 мкс, = 0,4 мкс), 127 - ЭТИ на третьем выходе блока 3 синхронизации (F = 300 Гц, = (Ф3 Ф4), 128 - сигнал РТИ Ф4 на синхровходе D-триггра 85 интегратора 39, 129 - сигнал РТИ Ф5 на втором выходе блока 3 синхронизации, 130 - сигнал на выходе "Сравнение" (SA) блока 8 приема, 131 - сигнал на восьмом выходе блока 3 синхронизации, 132 - сигнал на выходе элемента И-НЕ 16 блока 2 контроля, 133 - сигнал на выходе триггера 18 блока 2 контроля, 134 - сигнал на выходе "Последовательная информация" (OS) блока 9 передачи, 135 - сигнал на выходе D-триггера 79 формирователя 38 блока 3 синхронизации, 136 - сигнал на выходе интегратора 39 блока 3 синхронизации, 137 - сигнал на выходе первого разряда регистра сдвига блока 8 приема, 138 - кодовая посылка, 139 - смесь кодовой посылки и помехи на выходе D-триггера 79 формирователя 38 блока 3 синхронизации, 140 - сигнал на выходе дешифратора 56 нулевого кода управляемого делителя 33 частоты блока 3 синхронизации (РТИ, F = 300 Гц), 141 - сигнал на выходе триггера 65 формирователя 34 сигналов фазовых зон блока 3 синхронизации, 142...145 - сигналы на первом-четвертом выходах дешифратора 64 формирователя 34 блока 3 синхронизации, 146 - сигнал на выходе триггера 66 формирователя 34 блока 3 синхронизации, 147 - сигнал на выходе формирователя 38 блока 3 синхронизации, 148 - сигнал на выходе усредняющего блока 36, 149 - сигнал на выходе счетчика 84 интегратора 39 блока 3 синхронизации.

Синхронизатор 31 содержит генератор 41 импульсов, многофазный распределитель 42 импульсов, блок элементов НЕ 43₁...43₈, счетчик-делитель 44 частоты, дешифратор 45 (элемент И), элементы ИЛИ 46, ИЛИ-НЕ 47.

Формирователь 32 ЭТИ содержит счетчик-делитель 48, работающий на вычитание, шину 49 ввода числа, выходной код которой соответствует коэффициенту деления (К = =64) счетчика-делителя 48, стробируемый дешифратор 50 нулевого кода и формирователь отрицательного импульса предварительной установки счетчика-делителя 48 (на основе D-триггера 51, D-выход которого соединен с шиной 52 "0" питания).

Управляемый делитель 33 частоты содержит шифратор из двух триггеров 60 и 61, элемента И-НЕ 62 и элемента НЕ 63, счетчик-делитель 55, работающий на вычитание, стробируемый дешифратор 56 нулевого кода, формирователь отрицательного импульса предварительной установки счетчика-делителя 55 на основе D-триггера 57, D-вход которого соединен с шиной 58 "0" питания, элементы НЕ 70, И-НЕ 72, И 71, ИЛИ 59.

Формирователь 34 сигналов фазовых зон содержит стробируемый дешифратор 64 и RS-триггеры 65 и 66.

Умножитель 35 сигналов содержит элементы И-НЕ 67 и 68.

Усредняющий блок 36 содержит реверсивный счетчик и шину 69 его предварительной установки, на которой задается число, равное половине емкости счетчика, определяющее коэффициент усреднения импульсов рассогласования.

Пороговый блок 37 содержит стробируемый дешифратор 73 нулевого кода, элементы И-НЕ 74 и 75, элемент ИЛИ-НЕ 76 и формирователь отрицательного импульса предварительной установки счетчика усредняющего блока на основе D-триггера 77, D-вход которого соединен с шиной 78 "0" питания.

Формирователь 38 сигналов, соответствующих фронтам посылок, осуществляет фиксацию моментов перехода через ноль сигналов, приходящих из канала связи. Конструктивно он выполнен в виде цепи, состоящей из последовательно соединенных сумматора 80 по модулю два, D-триггера 81, выполняющего функцию элемента задержки, и триггера 82 со счетным входом, выход которого соединен с одним из входов сумматора 80 по модулю два, второй вход которого соединен с выходом входного D-триггера 79. Выход сумматора 80 по модулю два является выходом формирователя 38.

Триггеры 60 и 61, элемент И-НЕ 62 и элемент НЕ 63 образуют шифратор, управляемый выходными сигналами порогового блока 37. На выходе шифратора формируются двоичные коды чисел 63, 64, 65.

Элементы 86...90 образуют формирователь 40 импульсов деления тактового интервала РТИ на 15 частей. Входы элемента И-НЕ 86 подключены к выходам двух младших разрядов счетчика 55. Выходной сигнал элемента И-НЕ 86 разрешает прохождение на выход элемента И 89 каждого четвертого импульса, поступающего на первый вход элемента И 89. Выходной сигнал элемента И-НЕ 88 запрещает прохождение на выход элемента И 89 каждого 64-го импульса с его первого входа. Счетчик 90 осуществляет счет выходных импульсов элемента И 89, т.к. считает 15 импульсов за тактовый интервал РТИ.

Цепь, состоящая из счетчика 97, стробируемого дешифратора 98, D-триггера 104 - формирователя импульса сброса счетчика 97, RS-триггеров 99, 100 и элементов ИЛИ 102, 103, обеспечивают циклический счет ЭТИ, формируя при этом циклограмму работы устройства в последовательном канале. Формирователи 92 и 93 обеспечивают счет числа сдвигов в регистре сдвига блока 9 передачи и блока 8 приема и вырабатывают на выходах дешифраторов 107 и 115 сигналы, соответствующие завершению передачи и приема соответственно слова последовательного кода. С помощью элемента ИЛИ 94 формируется сигнал "Строб синхронизации обмена между регистрами" для блока 9 передачи. Элементы И-НЕ 95 и ИЛИ 96 обеспечивают формирование признака "прием" при передаче информации в режиме контроля устройства. Из информационных посылок на выходе сумматора 80 по модулю два формируются короткие импульсы, длительность которых (0,4 мкс) определяется величиной разности фаз сигналов на синхровходах D-триггера 79 (Ф1) и D-триггера 81 (Ф3), совпадающие по фронту с моментом перехода через ноль информационных посылок. Для осуществления привязки асинхронного сигнала, поступающего с выхода радиоприемного устройства канала связи, к временной диаграмме работы блока 3 синхронизации на его входе используется D-триггер 79, с помощью которого осуществляется опрос входного информационного сигнала сигналом с первого выхода распределителя 42 импульсов (Т = 1,6 мкс), частота которого значительно превышает скорость работы в последовательном канале (F = 300 Гц) и, следовательно, при этом практически отсутствуют искажения входного сигнала, связанные с его временной дискретизацией. При изменении значения сигнала, поступающего из канала связи с выхода входного D-триггера 79 на вход сумматора 80 по модулю два формирователя 38, на его выходе возникает единичный сигнал, который поступает через D-триггер 81 на счетный вход триггера 82 и положительным фронтом перебрасывает его в противоположное состояние. Изменившийся на выходе триггера 82 сигнал, заведенный на вход сумматора 80 по модулю два, восстанавливает на выходе сумматора 80 по модулю два сигнала "0". Умножитель 35 сигналов контролирует попадание сигналов, соответствующих фронтам посылок, в одну из зон такта (равного интервалу между соседними тактовыми импульсами): зону отставания, зону опережения и зону синхронного приема (см. поз.141, 146, фиг.7).

Интегратор 39 осуществляет интегрированный поэлементный прием информационных посылок. Он содержит последовательно соединенные элемент И 83, счетчик 84 и D-триггер 85. На входы элемента И 83 интегратора 39 поступают импульсы с формирователя 40 импульсов деления тактового интервала РТИ на 15 равных частей и с выхода входного D-триггера 79. Выходной сигнал элемента И 83 интегратора 39 подсчитывается счетчиком 84, сигнал с выхода старшего разряда которого в конце каждого такта считывается D-триггером 83 интегратора 39. Если с выхода элемента И 83 снимаются за такт восемь или больше импульсов, то с выхода интегратора 39 снимается единичный уровень сигнала, в противном случае - нулевой сигнал. Коррекция фазы тактовых импульсов производится, если фронты принимаемых сигналов попадают в зону опережения или отставания.

Для обеспечения достаточной помехоустойчивости синхронизации фазовое рассогласование интегрируется реверсивным счетчиком усредняющего блока. Коррекция фазы производится, если пороговым блоком 37 зафиксировано определенное число импульсов рассогласования.

Сигналы с триггеров 65 и 66 формирователя 34 сигналов фазовых зон управляют элементами И-НЕ 67 и 68 умножителя 35, разрешая прохождение импульсов с выхода умножителя 35 на усредняющий блок 36. В зависимости от фазового положения фронтов входного сигнала реверсивный счетчик усредняющего блока 36 работает на сложение или на вычитание. Предварительно в реверсивный счетчик записывается число, равное половине его емкости. На выходе дешифратора нулевого кода порогового блока 37 сигнал появляется при нулевом состоянии реверсивного счетчика усредняющего блока 36, т.е. когда разность числа отстающих и определяющих импульсов равна числу, введенному в реверсивный счетчик при его предварительной установке. Если содержимое реверсивного счетчика усредняющего блока 36 не превышает заданных порогов, на счетчик-делитель 55 управляемого делителя 33 устанавливается номинальный коэффициент деления (Ко = 64) и длина очередного такта является номинальной. Если границы кодовых посылок опережают тактовые импульсы и сигналы положительной разности фаз накапливаются в реверсивном счетчике усредняющего блока 36 до величины, превышающей установленный порог, на счетчик-делитель 55 управляемого делителя 33 с выхода шифратора устанавливается уменьшенный коэффициент деления 63, и очередной такт укорачивается на один интервал импульсов, поступающих на счетный вход счетчика-делителя 55 управляемого делителя 33 частоты. Одновременно сигнал порогового блока 37 через элемент ИЛИ-НЕ 76 и D-триггер 77 осуществляет предварительную запись в ревеpсивный счетчик усредняющего блока 36, после чего накопление сигнала возможной разности фаз в реверсивном счетчике усредняющего блока 36 начинается сначала. Аналогично блок 3 синхронизации работает при отставании границ кодовых посылок от тактовых импульсов. В этом случае при превышении содержимым реверсивного счетчика 36 порога на счетчик-делитель 55 управляемого делителя 33 устанавливается увеличенный коэффициент деления (К = 65) и очередной такт удлиняется на один интервал импульсов на счетном входе счетчика-делителя 55 управляемого делителя 33 частоты. Так происходит приближение тактовых импульсов к границам кодовых посылок.

Временная диаграмма, иллюстрирующая цикл работы устройства в последовательном канале, приведена на фиг.8, где 150...154 - сигналы на первом-пятом выходах дешифратора 98 формирователя 91 циклограммы соответственно, 155, 156 - сигналы на выходах дешифраторов 107, 115 формирователей 92, 93, соответствующие завершению передачи (приема) слова последовательной информации, 157, 158 - сигналы на выходе блока 1 контроля при контроле устройства в случаях неисправности и исправности устройства.

Ключ 6 обеспечивает отключение в режиме контроля трактов приема и передачи информации от канала связи и коммутирует выход передающего тракта на вход приемного тракта устройства. Конструктивно ключ 6 может быть выполнен в виде усилителя с реле, имеющим две контактные группы на переключение. Вход усилителя соединен с входом задания режима работы устройства и является управляющим входом ключа. Нормально разомкнутые контакты обеих контактных групп реле соединены между собой. Нормально замкнутый и общий контакты первой группы соединены соответственно с входом 15 канала связи и выходом "Последовательная информация" блока 9 передачи. Нормально замкнутый и общий контакты второй группы соединены соответственно с выходом 14 канала связи с первым входом задания режима работы блока 3 синхронизации. Блоки 8, 9, 10 могут быть выполнены на БИС типа М1809ВВ1 (параллельно-последовательный адаптер).

Устройство работает следующим образом.

Обмен информацией между шиной 7 адреса-данных и адресуемыми регистрами (шинами) блоков 8, 9, 10 выполняется по сигналам, вырабатываемым блоком 2 интерфейса при поступлении на входы устройства управляющих сигналов "Синхронизация обмена" (SIN), "Выбор устройства" (SE), признаков "запись-байт" (WR-BY), "запись данных", "чтение данных". В начале каждого цикла обмена на шину 7 адреса-данных устройства поступает код адреса регистра (шины), затем данные. В каждом цикле обмена адресный селектор 26 блока 2 интерфейса считывает код адреса с шины 7 адреса-данных. Если поступивший адрес (разряды А09...А12) совпадает с кодом адреса устройства, установленным на шине 25 блока 2 интерфейса, то единичный сигнал с выхода блока 24 сравнения записывается в D-триггер 27₁ адресного селектора 26, выходной сигнал которого разрешает работу дешифратора адресного селектора, анализирующего записанные по сигналу "Обмен" в D-триггеры 27₂, 27₃ адресного селектора значения разрядов А07, А08 адреса, определяющих адресное обращение к одному из блоков 8, 9, 10 устройства. Выбор адресуемого регистра внутри выбранного блока 8 (9, 10) устройства осуществляется дешифрацией разрядов адреса А01...А05 с помощью внутреннего дешифратора адреса, который имеется в составе блоков 8 (9, 10) устройства. На выходах С1, С2, С3 блока 2 интерфейса появляется сигнал выборки, инициирующий выполнение операции обмена с выбранным блоком 8 (9, 10) устройства.

На выходах "Запись" (WR) и "Чтение" (RD) блока 2 интерфейса формируются соответствующие сигналы. На выходе элемента ИЛИ 22 блока 2 интерфейса формируется сигнал "Ответ устройства" (AN). В процессе работы устройства могут формироваться сигналы прерывания рабочей программы ЦВМ. Сигналы прерывания информируют ЦВМ о необходимости считывания буфера блока 8 приема или загрузки буфера блока 9 передачи, а также дополнительного адресуемого регистра в блоке 8 приема при контроле устройства. Режим работы блока 8 приема, блока 9 передачи и блока 10 формирования сигналов прерывания задается программе посредством ввода от ЦВМ через шину 7 адреса-данных кода настройки в регистры программного управления этих блоков. Блок 8 приема программируется на ввод последовательной информации, блок 9 передачи программируется на вывод последовательной информации, а блок 10 формирования сигналов прерывания программируется на прием сигналов прерывания, поступающих на первый и второй информационные входы периферийной шины блока 10, их обработку и выполнение всех необходимых по интерфейсу процессора ЦВМ процедур превышения.

В первой половине цикла (см. фиг.8) осуществляется передача информации с шины 7 адреса-данных в канал связи. Во второй половине цикла осуществляется прием информации из канала связи и считывание ее на шину 7 данных.

Устройство осуществляет преобразование принимаемого из канала связи последовательного кода в параллельный, преобразование параллельного кода с шины 7 данных в последовательный и выдачу его в канал связи, а также формирование на выходе устройства сигналов запроса прерывания (ЗПР) для инициирования обмена информацией с шиной 7 данных. Для осуществления обмена информацией между регистром сдвига и буферным регистром в блоке 8 приема и блоке 9 передачи используются сигналы с пятого и шестого выходов блока 3 синхронизации, где осуществляется подсчет числа сдвигов в регистрах сдвига блока 8 приема и блока 9 передачи. Эти же сигналы поступают на первый и второй информационные входы блока 10 для формирования сигнала ЗПР. Запись информации в буферный регистр блока 9 передачи или чтение информации из буферного регистра блока 8 приема выполняется по сигналу ЗПР, формируемому на выходе блока 10 формирования сигналов прерывания при поступлении сигналов в регистр прерывания блока 10 с первого и второго информационных входов периферийной шины блока 10, которая постоянно открыта для записи в регистр прерывания активным сигналом (низкого уровня) на выходе стробирования (вход стробирования блока 10 соединен с "0" питания устройства). Передача информации в канал связи осуществляется при появлении на первом выходе блока 3 синхронизации признака "передача". Загрузка информационных слов в буфер блока 9 передачи производится по сигналу ЗПР (см. поз.150, 151, 155, фиг. 8) на выходе блока 10, формируемому при поступлении на второй информационный вход блока 10 сигнала с шестого выхода блока 3 синхронизации. Конкретная причина прерывания определяется при считывании регистра прерывания блока 10. Сигнал с выхода "Последовательная информация" (OS) блока 9 передачи поступает через ключ 6 в канал связи (например, на манипуляционный вход передатчика). Информация при приеме поступает из канала связи (например, с выхода радиоприемного устройства) через ключ 6 на первый вход задания режима работы блока 3 синхронизации, с седьмого выхода которого сигнал поступает на вход "Последовательная информация" (IS) блока 8 приема. По сигналу с пятого выхода блока 3 синхронизации после приема байта информация из регистра сдвига переписывается в буфер блока 8 приема, а в регистр прерывания блока 10 поступает сигнал прерывания, после чего на выходе ЗПР блока 10 формируется запрос прерывания. После чтения вектора прерывания, который записывается программно в регистр вектора прерывания блока формирования сигналов прерывания, для определения конкретной причины прерывания процессор ЦВМ считает регистр прерывания блока 10, после чего осуществляется считывание параллельного кода на шину 7 из буфера блока 8 приема. Прием информации из канала связи тракта приема ведется в течение всего времени, пока с второго выхода блока 3 синхронизации поступает признак "прием", т. е. на выход "Управление вводом последовательной информации" (EIS) блока 8 приема поступает сигнал разрешения сдвига. Устройство переводится в режим контроля приемопередающего тракта при поступлении единичного сигнала на вход 4 задания режима работы устройства. В режиме контроля в тракте приема информации используется сигнал с выхода выбора блока 9 передачи. При этом с помощью реле ключа 6 выход выбора блока 9 передачи и первый вход задания режима работы блока 3 синхронизации отключается от канала связи, а сигнал с выхода выбора блока 9 передачи поступает на первый вход задания режима работы блока 3 синхронизации. С помощью элементов И-НЕ 95 и ИЛИ 96 в режиме контроля устройства во время передачи информации формируется признак "прием", поступающий на вход "Управление вводом последовательной информации" (EIS) блока 8 приема и разрешающий сдвиг в его регистре сдвига. В режиме контроля каждый передаваемый байт (в режиме контроля в буфер блока 9 передачи загружается все время один и тот же код) при появлении сигнала прерывания в разряде регистра прерывания блока 10, соответствующем загрузке буфера передачи, записывается не только в буфер блока 9 передачи, но и в дополнительный адресуемый регистр блока 8 приема. Содержимое регистра блока 8 приема непрерывно сравнивается с помощью компаратора блока 8 приема с содержимым этого дополнительного регистра. Опрос сигнала "сравнение" (SA) с выхода блока 8 приема, длительность которого равна продолжительности одного такта, осуществляется с помощью элемента И-НЕ 16 блока 1 контроля, на вход синхронизации которого поступает сигнал девятого выхода блока 3 синхронизации. Триггер 18 блока 1 контроля сбрасывается сигналом завершения передачи байта с восьмого выхода блока 3 синхронизации. В исходном состоянии сигналом сброса через элемент ИЛИ 17 блока 1 контроля триггер 18 устанавливается в единичное состояние.

Если к моменту завершения приема байта сигнал "Сравнение" на выходе А блока 8 приема отсутствует, то на выходе триггера 18 блока 1 контроля сохраняется низкий уровень сигнала, соответствующий появлению ошибки (поз.157, фиг. 8), который поступает на первый информационный вход блока 8 приема, чтение которой со стороны шины 7 адреса-данных доступно в любое время. Индикация появления неисправности осуществляется с помощью элемента 12 индикации. Если устройство исправно, то после завершения приема байта выходной сигнал элемента И НЕ 16 блока 1 контроля через элемент ИЛИ 17 устанавливает триггер 18 в единичное состояние (поз.158, фиг.8).

Таким образом, в режиме контроля после передачи байта в течение времени передачи следующего байта на периферийной шине блока 8 приема, постоянно доступной для чтения со стороны шины 7 адреса-данных, хранится сигнал ошибки. Переход устройства в режим приема последовательной информации не вызывает сброса триггера 18 блока 1 контроля, так как в этом режиме не формируется сигнал на восьмом выходе блока 3 синхронизации. При переходе устройства в режим "работа" сигналом низкого уровня на выходе 4 задания режима работы устройства осуществляется блокировка выходных сигналов элементов И-НЕ 16 блока 1 и элемента И блока 3.

Формула изобретения

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛАМИ СВЯЗИ, содержащее блок передачи, блок приема, блок синхронизации, ключ, блок интерфейса, блок формирования сигнала прерывания, причем первая группа входов-выходов блока интерфейса является группой входов-выходов устройства для подключения к шине адреса / данных вычислительной машины, вторая группа входов-выходов блока интерфейса соединена с входами-выходами адреса / данных блока приема и блока передачи, третья группа входов-выходов блока интерфейса является группой входов-выходов устройства для подключения к шине управления вычислительной машины, вход прерывания устройства соединен с входом разрешения прерывания блока формирования сигнала прерывания, выход разрешения прерывания которого соединен с выходом устройства для подключения к входу разрешения прерывания вычислительной машины, первый и второй выходы блока синхронизации соединены с входами управления вводом последовательной информации блока передачи и блока приема соответственно, отличающееся тем, что, с целью повышения достоверности контроля, устройство содержит блок контроля, причем вход сброса устройства соединен с входом разрешения блока контроля, с входами сброса блока синхронизации, блока приема, блока передачи и блока формирования сигналов прерывания, выход первого разряда группы выходов блока интерфейса соединен с входами синхронизации блока приема, блока передачи и блока формирования сигналов прерывания, входы записи и чтения которого объединены с одноименными входами блока приема и блока передачи и подключены к выходам второго и третьего разрядов группы выходов блока интерфейса соответственно, выходы четвертого, пятого и шестого разрядов группы выходов блока интерфейса соединены с входами разрешения блоков приема, передачи и формирования сигналов прерывания соответственно, третий и четвертый выходы блока синхронизации - с входами сдвига блоков приема и передачи соответственно, входы синхронизации обмена блока приема и блока передачи - с пятым и шестым выходами блока синхронизации соответственно и с первым и вторым информационными входами блока формирования сигналов прерывания, выход запроса прерывания которого является выходом устройства для подключения к входу запроса прерывания вычислительной машины, вход-выход адреса данных блока формирования сигналов прерывания подключен к второй группе входов-выходов блока интерфейса, выходы ответа блоков приема, передачи и формирования сигнала прерывания соединены с первым, вторым и третьим информационными входами блока интерфейса соответственно, седьмой выход блока синхронизации соединен с входом последовательной информации блока приема, восьмой и девятый выходы - с входами сброса и синхронизации блока контроля, информационные входы которого подключены к выходу сравнения блока приема, выход блока контроля соединен с первым информационным входом блока приема, выход выбора блока передачи - с первым информационным входом ключа, второй информационный вход которого соединен с входом устройства для подключения к каналу связи, первый выход ключа соединен с выходом устройства для подключения к каналу связи, второй выход ключа - с первым входом задания режима работы блока синхронизации, второй вход задания режима работы которого соединен с входом задания режима работы устройства и соединен с управляющим входом ключа и входом установки блока контроля.

2. Устройство по п. 1, отличающееся тем, что блок контроля содержит элемент И - НЕ, элемент ИЛИ и триггер, причем информационный вход блока соединен с первым входом элемента И - НЕ, второй вход которого соединен с входом синхронизации блока, вход разрешения которого соединен с первым инверсным входом элемента ИЛИ, второй инверсный вход которого соединен с выходом элемента И - НЕ, вход установки блока соединен с третьим инверсным входом элемента ИЛИ, выход которого соединен с инверсным входом установки триггера, инверсный вход сброса которого соединен с входом сброса тока, выход которого является выходом триггера.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8