Устройство для отсчета времени

Устройство для отсчета времени

Реферат

 

Изобретение относится к вычислительной технике и предназначено для непрерывного отсчета астрономического времени /функция часы/, для фиксации заранее заданного момента времени /функция компаратора/, для измерения истекшего времени работы процессора /функция таймер процессора/ и может быть применено в ЭВМ любого класса, например в ЕС ЭВМ. Цель изобретения - сокращение аппаратных затрат. Поставленная цель достигается благодаря тому, что в устройство, содержащее два двунаправленных коммутатора, счетчик, блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, два коммутатора, регистр, блок предсказания переносов, блок предсказания четности байтов, блок формирования сигналов состояния (устройства), элемент свертки по модулю два, элемент ИЛИ с соответствующими связями, дополнительно введен узел реконфигурации с новыми связями. 5 ил.

Изобретение относится к вычислительной технике и предназначено для организации совместно с процессором в ЭВМ отсчета астрономического времени (функция часы) для фиксации заранее заданного момента времени (функция компаратора), для измерения истекшего времени работы процессора (функция таймер процессора) и может быть применено в ЭВМ любого класса, например, в ЕС ЭВМ.

Известно устройство для отсчета времени, содержащее 20-разрядный счетчик, первую и вторую буферные памяти. В указанном устройстве с помощью 20-разрядного счетчика ежесекундно (через 2²⁰ мкс) формируются сигналы-сообщения о микропрограммном прерывании процессору (микропроцессору), представляющие собой запросы процессору на обслуживание устройства. Параллельно указанный сигнал запроса запоминается в первой буферной памяти и в последующем переписывается во вторую буферную память, если процессор не осуществляет из нее чтения данных. При задержке возникновения микропрограммного прерывания в процессоре для обслуживания устройства (по причине, например, останова процессора или в связи с выполнением в процессоре процедуры "начальной загрузки") на несколько секунд все возникающие ежесекундно указанные сигнал-запросы запоминаются (накапливаются) во второй буферной памяти (через первую буферную память). Когда процессор "обслуживает" устройство, то он считывает последовательно все данные из второй буферной памяти и соответствующим образом модифицирует счетчик секунд, организованный микропрограммно в процессоре. При этом перезапись данных из первой буферной памяти во вторую предотвращается, а возможные новые сигналы-запросы, генерируемые 20-разрядным счетчиком в устройстве запоминаются (накапливаются) в первой буферной памяти. Данные из первой буферной памяти переписываются во вторую буферную память после завершения чтения данных из нее процессором.

Недостатками указанного устройства являются большие аппаратные затраты в связи с использованием первой и второй буферных памятей и ограниченный класс решаемых задач в связи с невозможностью организовать с помощью устройства таймер процессора и компаратор.

Известно устройство для отсчета времени, содержащее 20-разрядный счетчик компаратора и 52-разрядный счетчик часов. Старшие (32) разряды таймера процессора, при использовании указанного устройства, организуются в процессоре в виде микропрограммного счетчика путем использования соответствующей (32-разрядной) ячейки локальной памяти процессора, содержимое которой модифицируется (вычитается единица) после появления переноса из старшего разряда 20-разрядного счетчика таймера процессора и соответствующего микропрограммного прерывания в процессоре. Для организации компаратора в локальной памяти процессора выделяется 52-разрядная ячейка, в которой хранится значение компаратора. По сигналам от устройства, генерируемых каждую секунду, осуществляется микропрограммное прерывание в процессоре, после которого процессор осуществляет "обслуживание" устройства. Осуществляется чтение значения часов из 52-разрядного счетчика и вычитание от значения часов значения компаратора. Если полученная разность соответствует значению времени, большему одной секунды, то вычисление указанной разности повторяется через секунду. Если полученная разность имеет значение, меньшее (равное) одной секунды, то код разности загружают в 20-разрядный счетчик компаратора, который по истечении оставшегося времени выдает запрос на внешнее прерывание от компаратора.

Недостатком указанного устройства являются большие аппаратные затраты в связи с использованием 52-разрядного счетчика часов и низкая достоверность счета.

Наиболее близким по технической сущности к заявляемому является устройство для отсчета времени, содержащее первый и второй двунаправленные коммутаторы, счетчик, блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, первый и второй коммутаторы, регистр, блок предсказания четности байтов, блок состояния, элемент свертки по модулю два, элемент ИЛИ, причем группа адресных входов блока памяти контрольных разрядов соединена с группой адресных входов блока памяти информационных разрядов и с группой адресных выходов блока управления, вход запуска которого является входом запуска устройства, вход задания операций внешнего обмена которого соединен с входом задания операций внешнего обмена блока управления, группа входов задания начальных условий которого является группой входов задания начальных условий устройства, первая группа тактовых входов блока управления является первой группой тактовых входов устройства, вход фиксации переполнения блока состояния устройства соединен с выходом переполнения блока предсказания переносов, группа выходов которого соединена со второй группой входов блока предсказания четности байтов, первая группа входов которого соединена с группой информационных входов блока предсказания переносов, с группой разрядных выходов счетчика и с группой информационных входов блока памяти информационных разрядов, управляющий вход которого соединен с управляющим входом блока памяти контрольных разрядов и с шестым выходом блока управления, седьмой выход которого соединен с управляющим входом второго коммутатора, группа выходов которого соединена с группой информационных входов регистра, а вторая группа информационных входов второго коммутатора соединена со второй группой выходов блока предсказания четности байтов, первая группа выходов которого соединена со второй группой входов блока сравнения, первая группа входов которого соединена с группой разрядных выходов регистра и с группой информационных входов блока памяти контрольных разрядов, группа выходов которого соединена с первой группой информационных входов второго коммутатора и со второй группой информационных входов/выходов второго двунаправленного коммутатора, вторая группа информационных входов/выходов первого двунаправленного коммутатора соединена с группой выходов блока памяти информационных разрядов и с группой информационных входов счетчика, вход разрешения счета которого соединен с первым выходом блока управления, второй выход которого соединен со входом запрета первого, второго двунаправленных коммутаторов и первого коммутатора, входы управления передачей информации первого и второго двунаправленных коммутаторов соединены с третьим выходом блока управления, четвертый выход которого соединен со входом управления передачей информации первого коммутатора, первая группа информационных входов/выходов первого двунаправленного коммутатора является группой входов/выходов задания времени устройства, первая группа входов/выходов второго двунаправленного коммутатора является группой входов/выходов контрольных разрядов устройства, группа информационных выходов вместе с выходом разряда контроля четности первого коммутатора является группой выходов сигналов состояния вместе с выходом разряда контроля четности устройства, выход ошибки которого соединен с выходом блока сравнения, а группа выходов состояния блока состояния соединена с соответствующими входами элемента свертки по модулю два и с информационными входами первого коммутатора, вход разряда контроля четности которого соединен с выходом элемента свертки по модулю два, соответствующие входы которого соединены со входами элемента ИЛИ, выход которого соединен с выходом запроса устройства, управляющий вход блока состояния соединен с пятым выходом блока управления, выход конца операции внешнего обмена которого является выходом конца операции внешнего обмена устройства, соответствующие тактовые входы второй группы тактовых входов которого соединены с группами тактовых входов первого; второго двунаправленных коммутаторов, первого коммутатора, счетчика, регистра, блока состояния и со второй группой тактовых входов блока управления.

Недостатком указанного устройства являются большие аппаратные затраты из-за необходимости использовать 52-разрядных счетчика первого двунаправленного коммутатора, блока памяти информационных разрядов.

Цель изобретения - сокращение аппаратных затрат за счет обеспечения возможности использования 20-разрядных счетчика, первого двунаправленного коммутатора, блока памяти информационных разрядов при обеспечении решения в процессоре ЭВМ всех задач, решаемых с помощью прототипа.

Поставленная цель достигается тем, что устройство для отсчета времени, содержащее первый и второй двунаправленные коммутаторы, счетчик, блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, первый и второй коммутаторы, регистр, блок предсказания переносов, блок предсказания четности байтов, блок состояния, элемент свертки по модулю два, элемент ИЛИ, причем группа адресных входов блока памяти контрольных разрядов соединена с группой адресных входов блока памяти информационных разрядов и с группой адресных выходов блока управления, вход запуска которого является входом запуска устройства, вход задания операций внешнего обмена которого соединен с входом задания операций внешнего обмена блока управления, группа входов задания начальных условий которого является группой входов задания начальных условий устройства, первая группа тактовых входов блока управления является первой группой тактовых входов устройства, вход фиксации переполнения блока состояния соединен с выходом переполнения блока предсказания переносов, группа выходов которого соединена со второй группой входов блока предсказания четности байтов, первая группа входов которого соединена с группой информационных входов блока предсказания переносов, с группой разрядных выходов счетчика и с группой информационных входов блока памяти информационных разрядов, управляющий вход которого соединен с управляющим входом блока памяти контрольных разрядов и с шестым выходом блока управления, седьмой выход которого соединен с управляющим входом второго коммутатора, группа выходов которого соединена с группой информационных входов регистра, а вторая группа информационных входов второго коммутатора соединена со второй группой выходов блока предсказания четности байтов, первая группа выходов которого соединена со второй группой входов блока сравнения, первая группа входов которого соединена с группой разрядных выходов регистра и с группой информационных входов блока памяти контрольных разрядов, группа выходов которого соединена с первой группой информационных входов второго коммутатора и со второй группой информационных входов/выходов второго двунаправленного коммутатора, вторая группа информационных входов/выходов первого двунаправленного коммутатора соединена с группой выходов блока памяти информационных разрядов и с группой информационных входов счетчика, вход разрешения счета которого соединен с первым выходом блока управления, второй выход которого соединен со входом запрета первого, второго двунаправленных коммутаторов и первого коммутатора, входы управления передачей информации первого и второго двунаправленных коммутаторов соединены с третьим выходом блока управления, четвертый выход которого соединен со входом управления передачей информации первого коммутатора, первая группа информационных входов/выходов первого двунаправленного коммутатора является группой входов/выходов задания времени устройства, первая группа информационных входов/выходов второго двунаправленного коммутатора является группой входов/выходов контрольных разрядов устройства, группа информационных выходов вместе с выходом разряда контроля четности первого коммутатора является группой выходов сигналов состояния вместе с выходом разряда контроля четности устройства, выход ошибки которого соединен с выходом блока сравнения, а группа выходов состояния блока состояния соединена с соответствующими входами элемента свертки по модулю два и с информационными входами первого коммутатора, вход разряда контроля четности которого соединен с выходом элемента свертки по модулю два, соответствующие входы которого соединены с входами элемента ИЛИ, выход которого соединен с выходом запроса устройства, выход конца операций внешнего обмена которого соединен с выходом конца операции внешнего обмена блока управления, пятый выход которого соединен с управляющим входом блока состояния, группа тактовых входов которого, а также группы тактовых входов первого и второго двунаправленных коммутаторов, первого коммутатора, счетчика, регистра и вторая группа тактовых входов блока управления соединены с соответствующими тактовыми входами второй группы тактовых входов устройства, дополнительно содержит узел реконфигурации, причем управляющий выход блока состояния соединен с первым управляющим входом узла реконфигурации, первый выход которого соединен со входом сброса счетчика, счетный вход которого соединен с управляющим входом блока предсказания переносов и блока предсказания четности байтов и со вторым выходом узла реконфигурации, второй управляющий вход которого соединен с восьмым выходом блока управления, выход блока предсказания переносов соединен с третьим управляющим входом узла реконфигурации, группа тактовых входов которого соединена с соответствующими тактовыми входами второй группы тактовых входов устройства.

В предложенном устройстве содержатся такие признаки, как узел реконфигурации со связями, которые отсутствуют во всех аналогах и благодаря которым достигается положительный эффект - сокращение аппаратных затрат за счет уменьшения разрядности (до 20 разрядов) счетчика (часов). Структура узла реконфигурации также является новой, но может быть разной в зависимости от используемой элементной базы.

Так как в предложенном устройстве содержатся признаки, не обнаруженные ни в одном аналоге и обеспечивающие достижение положительного эффекта, то оно соответствует критерию "существенные отличия".

На фиг. 1 изображена структурная схема устройства; на фиг. 2 - структурная схема блока управления устройства; на фиг. 3 - функциональная схема блока состояния устройства; на фиг. 4 - функциональная схема узла реконфигурации устройства; на фиг. 5 - функциональные схемы блока предсказания переносов и блока предсказания четности со связями.

Цифрами в прямоугольниках (квадратах) и около них на фиг. 1 - фиг. 5 обозначены: 1 - первый двунаправленный коммутатор; 2 - второй двунаправленный коммутатор; 3 - первый коммутатор; 4 - счетчик; 5 - блок управления; 6 - блок сравнения; 7 - блок памяти информационных разрядов; 8 - блок памяти контрольных разрядов; 9 - второй коммутатор; 10 - регистр; 11 - блок предсказания переносов; 12 - блок предсказания четности байтов; 13 - узел реконфигурации; 14 - блок состояния; 15 - элемент свертки по модулю два; 16 - элемент ИЛИ; 17 - первый выход узла 13, вход сброса счетчика 4 и регистра 10; 18 - второй выход узла 13, счетный вход счетчика 4, управляющий вход блоков 11 и 12; 19 - управляющий выход блока 14, первый управляющий вход узла 13; 20 - второй управляющий вход узла 13, восьмой выход блока 5; 21 - первая группа входов/выходов коммутатора 1; 22 - первая группа входов/выходов коммутатора 2, группа входов/выходов контрольных разрядов устройства; 23 - группа выходов вместе с выходом разряда контроля четности коммутатора 31, группа выходов состояния устройства вместе с выходом разряда контроля четности; 24 - группа выходов состояния блока 14, соответствующие входы элемента 15, группа информационных входов коммутатора 3; 25 - выход запроса устройства, выход элемента 16; 26 - выход конца операции внешнего обмена блока 5 и устройства; 27 - вход задания операций внешнего обмена устройства и блока 5; 28 - входы элемента 16; 29 - вход разряда контроля четности группы информационных входов коммутатора 3, выход элемента 15; 30 - группа выходов коммутатора 9, группа информационных входов регистра 10; 31 - группа разрядных выходов счетчика 4, группа информационных входов блоков 7, 11, первая группа входов блока 12; 32 - группа выходов блока 11, вторая группа входов блока 12; 33 - выход блока 6, выход ошибок устройства; 34 - выход переполнения блока 11, вход фиксации переполнения блока 14, третий управляющий вход узла 13; 35 - вторая группа выходов блока 12, вторая группа информационных входов коммутатора 9; 36 - первая группа выходов блока 12, вторая группа входов блока 6; 37 - управляющий вход блока 14, пятый выход блока 5; 38 - первая группа входов блока 6, группа выходов регистра 10, группа информационных входов блока 8; 39 - управляющий вход коммутатора 9, седьмой выход блока 5; 40 - управляющий вход блоков 7, 8, шестой выход блока 5; 41 - группа адресных входов 7, 8, группа адресных выходов блока 5; 42 - группа выходов блока 8, вторая группа информационных входов/выходов коммутатора 2, первая группа информационных входов коммутатора 9; 43 - вход разрешения счета счетчика 4, первый выход блока 5; 44 - вход управления передачей информации коммутатора 3, четвертый выход блока 5; 45 - вход запрета коммутаторов 1, 2, 3, второй выход блока 5; 46 - вход управления передачей информации коммутаторов 1, 2, 3, третий выход блока 5; 47 - вторая группа тактовых входов устройства; 48 - вторая группа тактовых входов блока 5; 49 - вход запуска устройства и блока 5; 50 - группа входов задания начальных условий устройства и блока 5; 51 - первая группа тактовых входов устройства и блока 5; 52 - группа тактовых входов блока 14, соответствующие тактовые входы группы входов 47; 53 - группа тактовых входов счетчика 4, регистра 10, узла 13; 54 - группа тактовых входов коммутаторов 1, 2, 3; 55 - группа выходов блока 7, группа информационных входов/выходов коммутатора 2; 56 - узел внутреннего управления блока 5; 57 - узел управления внешним обменом блока 5; 58 - узел сравнения блока 5; 59 - узел формирования адресных сигналов блока 5; 60 - первая группа тактовых входов узла 56 (тактовых сигналов > Т3БОВ, > Т4БОВ), соответствующие входы группы входов 51; 61 - группа тактовых входов узла 58 (тактовых сигналов > СИ2-БОВ, > СИ4-БОВ), соответствующие входы группы входов 48; 62 - вторая группа тактовых входов узла 56 (тактовых сигналов > СИ4-БОВ, > СИ6-БОВ), соответствующие входы группы входов 48; 63 - вторая группа тактовых входов узла 57, (тактовых сигналов > С1БОВД, > С2БОВД, > ТИ2-СИ2, > ТИ3-С2), соответствующие входы группы входов 48; 64 - первая группа тактовых входов узла 57 (тактовых сигналов > ТТ2-С1, > ТТ4-С2, > РТИ1П1, > ТТ5-С1, РТИ2В, > Т5БОВ), соответствующие входы группы выходов 51; 65 - группа тактовых входов узла 59 (тактовых сигналов > СИ1-БОВ, > СИ6-БОВ), соответствующие входы группы входов 48; 66 - группа адресных выходов узла 57, первая группа входов узла 58, вторая группа входов которого соединена с группой адресных выходов узла 79 и с группой адресных выходов 41; 67, 68, 69, 80 - триггеры в блоке 14; 70, 75, 76 - элементы И-НЕ в блоке 14; 71, 73, 74, 77, 81 - элементы И-НЕ в блоке 14; 72 - элемент НЕ в блоке 14; 78 - элемент И в блоке 14; 79 - элемент 3И-ИЛИ-НЕ в блоке 14; 82 - вход синхронизации (соответствующий сигналу > СИ3-БОВ) группы входов 52; 83 - вход синхронизации (соответствующий сигналу > СИ4-БОВ) группы входов 52; 84, 85, 86 - инверсные выходы элементов соответственно 70, 75, 76; 87 - инверсный выход элемента 79; 88 - инверсный выход триггера 80; 89 - прямой выход триггера 80, соответствующий разряд выхода 19; 90 - выход элемента 81, соответствующий разряд выхода 19; 91 - элемент И-НЕ в узле 13; 92 - элемент И-НЕ в узле 13; 93, 94 - триггеры в узле 13; 95 - элемент И в узле 13; 96 - элемент И-НЕ в узле 13; 97 - элемент И-НЕ в узле 13; 98, 99 - элементы И в блоке 11; 100, 101 - элементы И в блоке 11; 102- узел формирования сигналов четности в блоке 12; 103 - выход предсказанных сигналов четности байтов узла 102; 104, 105 - коммутатор в блоке 12.

Идентификаторы сигналов, приведенные над соответствующими связями на фиг. 2-4 соответствуют принятым идентификаторам (обозначениям) этих же сигналов (и связей) в документе [3].

Цифры около групп входов и выходов на фиг. 5 обозначают номера разрядов или входов и выходов.

Двунаправленные коммутаторы 1, 2 и коммутатор 3 предназначены для подключения устройства к общей магистрали центрального процессора и организации обмена информацией с центральным процессором. По структуре и функционированию коммутаторы 1, 2, 3 идентичны одноименным коммутатором прототипа и могут быть построены на микросхемах типа КМ500РС3 или КС1543ИР1. Коммутаторы 1, 2, 3 функционируют следующим образом. При установке на входе 45 логического нуля (> ЕРД=0) обеспечивается запрет записи информации с любой группы входов/выходов коммутаторов во внутренний регистр. При установке на входе 45 логической единицы (> ЕРД=1) обеспечивается запись информации во внутренний регистр коммутаторов 1, 2, 3 с первой или второй группы информационных входов/выходов коммутаторов (в зависимости от управляющих сигналов на входе 46, 44) под действием тактовых импульсов на тактовых входах 54. Группа 54 тактовых входов состоит из двух тактовых входов, на первый из которых подается тактовый сигнал > С1БОВ, фиксирующий входную информацию, а второй - > сигнал С2БОВ, фиксирующий информацию для передачи на выходы.

При формировании сигналов > DЕ1РД=0 и > DЕ3РД=0 на разрядах входов 44, 46 передача информации на входы/выходы с выходов внутреннего регистра блокируется. При формировании сигналов > DЕ1РД=1, > DЕ3РД=1 обеспечивается передача информации со второй группы информационных входов/выходов и со входов 24 и 29 на информационные входы внутренних регистров для записи в регистры и передача информации с выходов внутренних регистров коммутаторов на выходы 23 коммутатора 3 и (при формировании сигнала > SРД=0 на соответствующем разряде выхода 46 (см. фиг. 2)) на первую группу информационных входов/выходов коммутаторов 1, 2. При формировании сигнала > SРД=1 (при сигнале > DЕ1РД=1) обеспечивается передача информации в обратном направлении. Передача информации в обратном направлении в коммутаторе 3 не предусмотрена.

Счетчик 4 предназначен для промежуточного запоминания значений часов, компаратора, таймера процессора и для модификации (счета) указанных значений. Счетчик 4 может быть реализован, например, на микросхемах типа КМ500СТ2 или КС1543ИЕ1. Счетчик 4 функционирует следующим образом. При логическом нуле (> Е2С4=0) на входе 43 счетчик 4 устанавливается в режим записи кода с информационной группы входов под действием тактовых сигналов на входах 53. При логической единице (> Е2С4=1) на входе 43 счетчик 4 устанавливается в режим счета при логической единице на входе 18 или в режим хранения при логическом нуле на входе 18.

Описанные режимы устанавливаются при логической единице на входе 17. При логическом нуле на входе 17 счетчик 4 "сбрасывается" под действием тактовых сигналов на входах 53.

Блок 5 управления (фиг. 2) предназначен для формирования управляющих сигналов для всех узлов и блоков устройства, для формирования адресов часов, коммутатора и таймера процессора в требуемый временной промежуток времени и для формирования сигнала конца операции внешнего обмена на выходе 26.

Структурная схема блока 5 изображена на фиг. 2. Блок 5 содержит узел 56 внутреннего управления, узел 57 управления внешним обменом, узел 58 сравнения, узел 59 формирования адресных сигналов.

Структурная схема блока 5 отличается от структурной схемы блока управления прототипа наличием дополнительного выхода 20, на разрядах которого формируются сигналы > РКМ1, > 3ПБОВ, > СПАДР2, РТП, > Р4С2, формирование которых уже предусмотрено в блоке управления прототипа.

В связи с тем, что изменения структуры блока 5 однозначно определяются наличием признака - выхода 20 и алгоритмом функционирования узла 13, авторы и заявитель считают нецелесообразным включать признаки блока управления в формулу изобретения.

Моменты появления и назначения сигналов 3ПБОВ, СПАДР2, > Р4С2, > РКМ2, > РТП2, > СБРОС, РТП, > РКМ1, > УПР, УПР, > WRRАМД, > Е1РАМД, > АДР1, > АДР2, > ТСП, > СПАДР1 будет пояснено ниже и при описании функционирования устройства.

Блок 6 сравнения предназначен для сравнения значений контрольных разрядов с группы выходов 38 регистра 10 и с группы выходов 36 для формирования сигналов ошибок на выходе 33.

Блок 7 памяти информационных разрядов и блок 8 памяти контрольных разрядов предназначены для хранения кодов текущих значений часов (компаратора, таймера процессора) и контрольных кодов значений побайтных сигналов четности кодов текущих значений часов (компаратора, таймера процессора). Блоки 7, 8 функционируют следующим образом. При формировании сигнала > Е1РАМД=0 на соответствующем разряде входа 40 выходы блоков 7, 8 блокируются, а при формировании сигнала > Е1РАМД= 1 и сигнала > WRRАМД=0 на соответствующих разрядах входа 40 на выходы блоков 7, 8 считывается информация, хранимая в блоках по адресу, код которого установлен на входах 41. При формировании сигналов > Е1РАМД=1 и > WRRАМД=1 осуществляется операция записи в блоках 7, 8 по адресу, код которого установлен на входах 41.

Коммутатор 9 предназначен для передачи контрольных кодов сигналов четности с группы выходов блока 8 (при сигналах > УПР=1, УПР=0 на соответствующих разрядах входа 39) или с группы выходов 35 (при сигналах > УПР=0, УПР=1).

Регистр 10 предназначен для временного хранения контрольных кодов сигналов четности, передаваемых с выходов блока 8 или выходов 35 блока 12.

Блок 11 предсказания переносов (фиг. 5) предназначен для формирования сигналов побайтных предсказанных переносов на выходах 32, предсказанного сигнала переполнения на выходе 34.

Блок 11 может быть построен на элементах И 98, 99, 100, 101. При логическом нуле на входе 18 блока 11 на всех выходах 32, 34 устанавливается логический нуль (т.е. формирование переносов блокируется). При логической единице на входе 18 блока 11 обеспечивается формирование сигналов переносов в соответствии с алгоритмом, задаваемом функциональной схемой блока 11 на фиг. 5.

Структура и функционирование блока 11 идентичны структуре и функционированию одноименного блока прототипа с тем отличием, что количество выходов в группе выходов 32 равно двум (вместо шести) и введен управляющий вход 18.

Блок 12 предсказания четности байтов (фиг. 5) предназначен для формирования побайтных сигналов четности (на выходах 36) для кода, установленного на входе 31 и предсказанных побайтных сигналов четности (на выходах 35) для кода, установленного на входе 31 после его модификации. Блок 12 содержит узел 102 формирования сигналов четностей, коммутаторы 104, 105. На выходе 36 формируются побайтные сигналы четностей для кода, установленного на входе 31. На выходах 103 формируются предсказанные сигналы четности для каждого байта кода, установленного на входе 31, т.е. предполагается, что к значению кода каждого байта (в младший разряд байта) прибавлена единица и для полученного кода - суммы формируется предсказанный сигнал четности на соответствующем выходе 103. Узел 102 может быть построен на элементах ПЗУ соответствующим образом закодированных (как в прототипе). В зависимости от наличия или отсутствия переноса в байт кода на соответствующий выход 35 передается сигнал либо с соответствующего выхода 103, либо с соответствующего выхода 36. При логическом нуле на входе 18 на соответствующий выход группы выходов 35 всегда передается сигнал с соответствующего выхода группы выходов 36. При логической единице на входе 18 на соответствующий выход группы выходов 35 всегда передается сигнал с соответствующего выхода группы выходов 103.

Структура блока 12 отличается от структуры одноименного блока прототипа наличием дополнительного коммутатора 104 со связями.

Так как изменения в структуре блоков 11, 12 обусловлены наличием признака - связи 18, то авторы считают нецелесообразным описывать структуру блоков 11 и 12 в формуле изобретения.

Узел реконфигурации 13 предназначен для формирования управляющих сигналов, обеспечивающих автоматическое изменение режима функционирования устройства (реконфигурацию связей в устройстве) так, что устройство из режима "счета" (часов, компаратора, таймера процессора) переходит в режим "сохранения счета часов". Узел 13 (фиг. 4) может быть построен на элементах И-НЕ 91, 92, 96, 97, И 95, триггерах 93, 94. В исходном состоянии на разрядах 89, 90 входа 19 установлены логические нули, под действием которых триггеры 93, 94 удерживаются в "нулевом" состоянии, а на выходах 17, 18 - логические единицы. При установке на разряде 90 входа 19 логической единицы триггер 94 переходит в "единичное" состояние только при появлении сигналов > Р4С2=1, РТП=1, > РО=1 на соответствующих разрядах входа 20. При этом, при последующем появлении сигнала РТП=0 триггер 94 вновь переходит в "нулевое" состояние и сохраняет его до повторного появления сигнала > Р4С2=1, > РО=1. В момент появления сигнала > Р4С2=1 на инверсном выходе элемента 96 устанавливается логический ноль, который удерживает логическую единицу на выходе 18 независимо от состояния разряда 89 входа 19. Логический нуль на выходе 18 устанавливается только при логической единице на разряде 89 входа 19, наличии сигнала > Р4С2=0 и "нулевом" состоянии триггера 94. Всякий раз при появлении сигналов > 3ПБОВ=1, > СПАДР2=1 триггеры 93, 94 устанавливаются в "нулевое" состояние. При этом при логической единице на разряде 89 и сигнале > РКМ1=1 на выходе 17 устанавливается логический нуль, а триггер 93 устанавливается в "единичное" состояние. Триггеры 93, 94 переключаются под действием синхросигналов > СИ3=1, > СИ4=1, формируемых последовательно на входах 82, 83 группы входов 53.

На фиг. 4 буквами D, R, Е около входов триггеров 93, 94 (так же как и на фиг. 3 около входов триггеров 67, 68, 69, 80) обозначены соответственно информационный вход, вход сброса (при логическом нуле), вход запрета переключения (при логическом нуле). Буквами , F обозначены соответственно инверсный и прямой выходы триггеров, переключение состояния которых осуществляется после окончания действия сигнала > СИ3=1 на входе С1 и начала действия сигнала > СИ4=1 на входе С2.

Блок 14 состояния (фиг. 3) предназначен для формирования сигналов состояния устройства, в том числе сигнал ( > ПРТП) прерывания от таймера процессора, сигнал ( > ПРКМ) прерывания от компаратора, сигнал ( > ПЧС) прерывания от часов, сигнал (> ПРКФ) прерывания на реконфигурацию.

Блок 14 может быть построен на элементах И-НЕ 70, 71, 75, 73, 76, 77, 74, 81, НЕ 72, 3И-ИЛИ 79, триггерах 67, 68, 69, 80. Триггеры 67, 68, 69, 80 функционируют так же как и триггеры в узле 4 (см. описание узла 4) и могут быть реализованы на микросхемах КС1543ТМ2 или КМ500ТТ2.

Триггеры 67, 68, 69 устанавливаются в "нулевое" состояние при формировании сигнала > СБРОС=1 на соответствующем разряде входа 37. При этом триггеры 67, 68, 69 устанавливаются в "нулевое" состояние только в том случае, если они находились в "единичном" состоянии или находится в "единичном" состоянии триггер 80. Если же триггер 67 (68, 69) находится в "нулевом" состоянии (при нулевом состоянии триггера 80) и имеет место одновременное формирование сигналов СБРОС=1, > РЧС2=1 (> РКМ2=1, > РТП2=1), > РО=1, на разрядах входа 37, то установка "нулевого" состояния триггера 67 (68, 69) предотвращается (в связи с блокировкой элемента 71 (73, 74) и обеспечивается установка "единичного" состояния указанного триггера путем записи логической единицы со входа > РО=1. Таким образом, в отличие от прототипа предотвращается потеря сигналов прерывания (благодаря использованию элементов 70, 71 (73, 75 и 74, 76) при формировании сигнала > СБРОС=1). Описанный положительный эффект является дополнительным по отношению к основному и зависимым от основного. Если логическая единица со входа 34 ( > РО=1) будет зафиксирована в одном из триггеров 67, 68, 69 при одновременном появлении сигнала > РЧС2= 1 (> РКМ2=1, > РТП2=1) и после этого не появляется сигнал > СБРОС=1 вплоть до повторного появления сигнала > РО=1, то при повторном появлении сигнала > РО= 1 при одновременном появлении сигнала > РЧС2=1 ( > РКМ2= 1, > РТП2= 1) обеспечивается переключение в "единичное" состояние (через элемент 79) триггера 80. На разрядах 89, 90 устанавливаются при этом логические единицы. При этом на разряде 90 логическая единица устанавливается до появления синхросигналов > СИ3=1, > СИ4=1, а на разряде 89 выхода 89 устанавливается логическая единица после сигнала > СИ3=1 в момент действия сигнала > СИ4= 1. В результате обеспечивается своевременное переключение триггеров в узле 13 и изменение режимов функционирования счетчика 4. При появлении сигналов > 3ПБОВ= 1, > СПАДР2=1 триггер 80 устанавливается в "нулевое" состояние.

Устройство функционирует следующим образом. В исходном состоянии на входы 47, 51 не поступают тактовые сигналы. После включения электропитания по последовательным цепям сброса, не показанным на чертежах, во все триггерные и регистровые элементы памяти заносятся нулевые коды. На входах 27 устанавливается нулевой код. На входах 50 устанавливаются требуемые коды начальных условий. На вход 49 подается запускающий сигнал, представляющий импульсы длительностью 500 нс, поступающие на вход 49 с периодичностью 1 мкс. Затем осуществляется запуск тактовых сигналов на входах 47, 52. На вход 47 начинают поступать тактовые сигналы задающей серии: > С1БОВ (> С1БОВД), > С2БОВ (> С2БОВД), основной; серии: > СИ1-БОВ, > СИ2-БОВ, > СИ3-БОВ, > СИ4-БОВ, > СИ6-БОВ; процессорной серии: > ТИ2-С2, > ТИ3-С2. На вход 51 начинают поступать тактовые сигналы вспомогательной основной серии: > Т3БОВ, > Т4БОВ, > Т5БОВ и вспомогательной процессорной серии: > ТТ2-С1, > ТТ4-С2, > ТТ5-С1, > РТИ1П, РТИ2В. Сигналы > С1БОВ (> С1БОВД) и > С2БОВ (> С2БОВД) представляют собой импульсы длительностью меньшей 20 нс и большей 10 нс, поступающие каждый на "свой" тактовый вход с периодичностью (40-46,6) нс. При этом, при отсутствии импульса > С1БОВ (> С1БОВД) появляется импульс > С2БОВ (> С2БОВД) и наоборот. Сигналы > СИ1-БОВ, > СИ2-БОВ, > СИ3-БОВ, > СИ4-БОВ, > СИ5-БОВ, > СИ6-БОВ представляют собой сигналы, длительностью такой же как и сигналы > С1БОВ (> С2БОВ), поступающие последовательно каждый на "свой", соответственно, первый, второй, третий, четвертый, пятый, шестой тактовые входы. Периодичность поступления каждого импульса на "своем" тактовом входе равна (120-140) нс. При этом импульс > СИ-БОВ появляется на i-ом тактовом входе через (20-23,6) нс после начала появления импульса > СИ(i-1)-БОВ на (i-1)-ом тактовом входе. Сигналы > ТИ2-С2 и > ТИ3-С2 соответствуют сигналам > СИ2-БОВ и > СИ3-БОВ, но появление импульсов > ТИ2-С2 и > ТИ3-С2 не синхронизировано с появлением импульсов > СИ2-БОВ и > СИ3-БОВ. По этой причине моменты появления импульсов > ТИ2-С2 могут совпадать с моментами появления импульсов > CИ2-БОВ или > СИ4-БОВ, > СИ6-БОВ, а моменты появления импульсов > ТИ3-С2 могут совпадать с моментами появления импульсов > СИ1-БОВ, > СИ5-БОВ. Сигнал > СИ5-БОВ в устройство не используется. Сигналы > Т3БОВ, > Т4БОВ, > Т5БОВ представляют собой импульсы длительностью (40-46,6) нс, поступающие каждый на "свой" тактовый вход с периодичностью (120-140) нс. При этом импульс > Т3БОВ действует во время действия импульсов > СИ2-БОВ, > СИ3-БОВ, импульс > Т4БОВ действует во время действия импульсов > СИ3-БОВ, > СИ4-БОВ, импульс > Т5БОВ действует во время действия импульсов > СИ4-БОВ, > СИ5-БОВ. Тактовые сигналы > Т1БОВ, > Т2БОВ, > Т6БОВ в устройстве не используются.

Сигналы > ТТ2-С2, > ТТ4-С2, > ТТ5-С1 аналогичны сигналам > Т2БОВ, > Т4БОВ, > Т5БОВ, но формируются асинхронно, т.е. сигналы > ТТ2-С2 (> ТТ4-С2) могут совпадать по времени появления с сигналами > Т2БОВ, > Т4БОВ, > Т6БОВ, а сигнал > ТТ5-С1 может совпадать с сигналами > Т1БОВ, > Т3БОВ, > Т5БОВ.