Процессор быстрого преобразования сигналов по уолшу с упорядочением по адамару

Процессор быстрого преобразования сигналов по уолшу с упорядочением по адамару

Реферат

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для спектрального и корреляционного анализа случайных процессов, для цифровой фильтрации, сжатия информации в технике связи. Технический результат - повышение производительности достигается за счет введения в устройство , содержащее блок сдвига и группу из n блоков обработки, второй группы из n блоков обработки и блока управления. 1 з.п. ф-лы, 12 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для спектрального и корреляционного анализа случайных процессов, для цифровой фильтрации, сжатия информации в технике связи.

Известен процессор быстрого преобразования сигналов по Уолшу с упорядочением по Адамару [1], содержащий n блоков обработки (n = log₂ N, где N - длина выборки отсчетов сигналов). Недостатком процессора является низкая производительность.

Наиболее близким к предлагаемому процессору по технической сущности является процессор быстрого преобразования сигналов по Уолшу с упорядочением по Адамару [2], содержащий блок сдвига и группу n блоков обработки (n = log₂ N), каждый из которых содержит первый коммутатор, сумматор-вычитатель, причем с второго по n-й блоки обработки содержат второй коммутатор. Недостатком процессора является низкая производительность, обусловленная последовательным характером обработки пар входных отсчетов.

Задача, решаемая изобретением, заключается в том, что в процессор быстрого преобразования сигналов по Уолшу с упорядочением по Адамару, содержащий блок сдвига и группу из блоков обработки (n = log₂ N, где N - длина преобразуемой последовательности), каждый из которых содержит первый коммутатор, сумматор-вычислитель, причем с второго по n-й блоки обработки содержат второй коммутатор, введены вторая группа из n блоков обработки и блок управленя, при этом каждый из блоков обработки содержит первый и второй модули регистров, в первые блоки обработки первой и второй групп введены вторые коммутаторы, причем информационный вход процессора соединен с информационным входом блока сдвига, тактовый вход которого соединен с тактовым входом процессора и блока управления, вход пуска которого соединен с входом пуска процессора, с первого по восьмой выходы блока сдвига соединены с первыми и вторыми информационными входами первого и второго модулей регистров первых блоков обработки первой и второй групп соответственно, i-й и 2i-й выходы модуля регистров соединены с i-м и 2i-м информационными входами j-го коммутатора (i = 1,2,...,n, j = 1,2), выходы первого и второго коммутаторов соединены с первым и вторым информационными входами сумматора-вычитателя, выходы суммы и разности n-х блоков обработки первой и второй групп соединены с первого по четвертый информационными входами процессора, выход суммы К-го сумматора-вычитателя (К = 1, 2,...,n-1) К-го блока обработки первой группы соединен с первыми информационными входами первого и второго модулей регистров (К+1)-го блока обработки первой группы, вторые информационные входы которых соединены с выходом суммы сумматора-вычитателя К-го блока обработки второй группы, выход разности сумматора-вычитателя К-го блока обработки первой группы соединен с первыми информационными входами первого и второго модулей регистров (К+1)-го блока обработки второй группы, вторые информационные входы которых соединены с выходом разноси сумматора-вычитателя К-го блока обработки второй группы, первый выход блока управления соединен с синхровходами первого и второго модулей регистров первых блоков обработки первой и второй групп, (i+1)-й выход блока управления соединен с управляющими входами первого и второго коммутаторов i-го блока обработки первой и второй групп, К-я группа выходов блока управления соединена с синхровходами первых модулей регистров (К+1)-х блоков обработки первой и второй групп, 2n+k группы выходов блока управления соединены с синхровходами вторых модулей регистров (К+1)-х блоков обработки первой и второй групп, кроме того, блок управления содержит тригргер, счетчик, четыре элемента И, группу счетчиков, группу IK-триггеров, группу элементов ИЛИ, две группы демультиплексоров и четыре группы элементов И, причем тактовый вход блока соединен со счетным входом счетчика и первым входом второго элемента И, вход пуска блока соединен с D-входом триггера, инверсным входом третьего и вторым входом второго элементов И, выходы первого и второго разрядов счетчика соединены с первым и вторым инверсными входами первого элемента И и третьим и четвертым входами четвертого элемента И, пятый вход которого соединен с выходом третьего разряда счетчика, выход первого элемента И соединен с первыми входами элементов И первой группы, выход триггера соединен с инверсным входом первого элемента И второй группы, выход второго элемента И соединен с первым входом первого элемента ИЛИ группы с I-входом первого IK-триггера группы, инверсный выход первого разряда первого счетчика группы соединен с первым входом первого элемента И третьей группы и вторым выходом блока, выход l-го разряда i-го счетчика группы (l _3,ⁱ⁼ ) cоединен с инверсным входом i-го элемента И третьей группы, первым входом (i-1)-го элемента И четвертой группы, выходы первого разряда второго и третьего счетчиков группы соединены с третьим и четвертым выходами блока соответственно, выходы р, q (р = 4,5,...,n, q = 1,2,...,p-3) соответствующих q разрядов счетчика группы соединены с адресными входами соответствующих первых (р-3) и вторых (р-3) демультиплексоров, выходы p, r (r = 1,2,...,p-2) соответствующих разрядов счетчика группы соединены с р+1 выходами блока, выход первого элемента И третьей группы соединен с первым выходом блока, вторым входом первого элемента И второй группы синхровходом триггера, первым входом второго элемента ИЛИ группы и I-входом второго IK-триггера группы, входы второго и третьего элементов И третьей группы соединены с первой и второй группами выходов блока, выходы первого и второго элементов И четвертой группы соединены с первыми входами второго и третьего элеметов И первой группы соответственно, первыми входами третьего и четвертого элементов ИЛИ группы соответственно, I-входами третьего и четвертого IK-триггеров группы соответственно, (2n+1)-й и (2n+2)-м выходами блока, выходы Р элеметов И третьей и четвертой групп соединены с Е-входами соответственно Р демультиплексоров первой и второй групп, [(n-3) 2^n-3]-й выход (n = 4,5,...,n-1) (n-3)-го демультиплексора второй группы соединен с первым входом n-го элемента И второй группы, первым входом (n+1)-го элемента ИЛИ группы и I-входом (n+1)-го IK-триггера, [(n-1)2^n-3]-й выход (n-3)-го демультиплексора второй группы соединен с первым входом n-го элемента И второй группы, выходы (р-3) 2^t (t = 1,2,...,n-3) p-го демультиплексора первой и второй групп соединены с р-й и (2n+p)-й группами выходов блока, прямой выход S-го IK-триггера группы (S = 1,2,...,n) соединен с вторым входом S-го элемента И первой группы, выход которого соединен со счетным входом S-го счетчика группы, вторым входом элемента И третьей группы, m-выход (m = 2,3,...,w) элемента И первой группы соединен с вторым входом (m-1)-го элемента И четвертой группы, инвесрный выход f-го IK-триггера (f = 1,2,...,n-1) группы соединен с f-м входом четвертого элемента И и вторым входом (f-1)-го элемента И второй группы, инверсный выход n-го IK-триггера соединен с n-входом четвертого элемента И, i-выход i-го элемента И (i = ) второй группы соединен с вторым входом i-го элемента ИЛИ группы и К-входом i-го IK-триггера, выход четвертого элемента И соединен с прямым входом третьего элемента И, выход которого является выходом сигнала установки начального состояния и соединен с входами установки начального состояния счетчиков групп и счетчика, инверсным управляющим входом счетчика, выход i-го элемента ИЛИ группы соединен с синхровходом i-го IK-триггера группы.

Сущность изобретения заключается в повышении производительности процессора быстрого преобразования сигналов по Уолшу с упорядочением по Адамару за счет увеличения параллельно выполняемых на каждом уровне конвейерной системы базовых операций преобразования.

На фиг. 1 приведена структурная схема процессора быстрого преобразования сигналов по Уолшу с упорядочением по Адамару; на фиг. 2 - функциональная схема блока сдвига; на фиг. 3 - функциональная схема блока управления; на фиг. 4 и 6 приведены функциональные схемы модулей регистров для блоков обработки различных уровней; на фиг. 5 и 7 - функциональные схемы коммутаторов для блоков обработки различных уровней; на фиг. 8, 9, 10 - временные диаграммы функционирования элементов процессора; на фиг. 11 приведена граф-схема реализуемого алгоритма быстрого преобразования сигналов по Уолщу с упорядочением по Адамару; на фиг. 12 приведены временные диаграммы функционирования процессора в целом.

Процессор быстрого преобразования сигналов по Уолшу с упорядочением по Адамару (фиг. 1) содержит блок 1 сдвига, блок 2 управления, первую 3.К.1(К= ) и вторую 3.К.2 группы блоков обработки, информационный вход 4, управляющий вход 5, тактовый вход 6, группу 7.m (m = 1,8) выходов блока сдвига, первую 8.К.Р (Р = 1,2) и вторую 9.К группы выходов блока 2 управления. Каждый блок 3.К.Р обрабоки содержит первый 10.К.Р.1 и второй 10.К.Р.2 модули регистров, рассчитанных на R входных (при К = 1) или промежуточных (для К > 1) отсчетов каждый, первый 11.К.Р.1 и второй 11.К.Р.2 коммутаторы, сумматор-вычислитель 12.К.Р, первый 13.К.Р и второй 14.К.Р выходы соответствующего блока 3. К.Р обработки. Информационный вход 4 процессора соединен с информационным входом блока 1 сдвига, управляющий 5 вход процессора соединен с входом сигнала управления блока 2 управления, тактовый вход 6 процессора соединен с синхронизирующими входами блока 1 сдвига и блока 2 управления. Первый 7.1, третий 7.3, второй 7.2 и четвертый 7.4 выходы блока 1 сдвига соединены соответственно с первыми, вторым, третьим и четвертым информационными входами первого блока обработки первой группы 3.1.1, пятый 7.5, седьмой 7.7, восьмой 7.8 выходы блока 1 сдвига соединены соответственно с первым, вторым, третьим и четвертым информационными входами первого блока обработки второй группы 3.1.2. Первый выход 8.1 первой группы выходов блока 2 управления соединен с первым и вторым управляющими входами, первый выход 9.1 второй группы выходов блока 2 управления соединен с третьим и четвертым управляющими входами первых блоков обработки соответственно первой 3.1.1 и второй 3.1.2 групп, выходы 8.К.1 и 8.К.2 (К = ) блока управления соединены соответственно с первыми и вторыми входами блоков 3.К.Р обработки, выход 9.К (К = ) блока управления соединен с третьим и четвертым входами блоков 3.К.Р обработки. Первый 13.К.1 и второй 14.К. выходы блока 3.К.1 обработки (K = ) первой группы соединены с первыми и третьими информационными входами блоков обработки соответственно первой 3. (K+1). 1 и второй 3.(К-1).2 групп, первый 13.К.2 и второй 14.К.2 выходы блока обработки второй группы 3.К.2 соединены с вторыми и четвертыми информационными входами блоков обработки соответственно первой 3.(К+1).1 и второй 3. (К+1).2 групп, первые 13.n.Р и вторые 14.n.Р выходы блоков 3.n.Р обработки являются соответственно первым, вторым, третьим и четвертым информационными выходами процессора, первый, второй и третий, четвертый входы блока 3.К.Р обработки (К = ) соединены с первыми и вторыми информационными входами соответственно первого и второго модулей регистров этого блока обработки, i-й (i = ) выход модуля регистров 10.К.Р.1 и 10.К.Р.2 соединен с соответствующими i-ми информационными входами соответствующих коммутаторов 11.К.Р.1 и 11.К.Р.2, выходы которых соединены соответственно с первым и вторым входами сумматора-вычитателя 12.К.Р. Первый и второй входы сумматора-вычитателя 12.К.Р соединены соответственно с первым и вторым выходами блока 3.К.Р обработки.

Блок 2 сдвига (фиг. 2) содержит группу 15.m (m = ) регистров, причем информационный вход 4 процессора соединен с информационным входом первого регистра 15.1, вход синхронизации соединен с синхровходами всех регистров 15. m, выход регистра 15.i (i = ) соединен с информационным входом регистра 15. i+1, выходы регистров 15.i (i = ) соединены с 7.i-ми выходами блока 2 сдвига.

Блок 3 управления (фиг. 3) содержит D-триггер 16, трехразрядный счетчик 17, первый 18 и второй 19 элементы И, третий элемент И 20, четвертый элемент И 21, группу 22.К (К = ) счетчиков разрядностью R = ₃ , группу 23. К ICK-триггеров, группу 24.К элементов ИЛИ, первую 25.К, вторую 26. К и третью 27.К группы элементов И, четвертую группу 28.К (К = ) элементов И, группу первых 29.(К-3) (К = ) и вторых 30.(К-3) демультиплексоров, группу 31.К.i (i = ) выходов счетчиков 22.К, группы выходов первых 32. (K-3).2 (K - 4, n, i = 1, K - 3) и вторых 33.(К-3).2 демультиплексоров соответственно, выход 34 элемента И 21. Управляющий вход 5 процессора соединен с D-входом триггера 16, вторым входом элемента И 21 и пятым входом элемента И 19, тактовый вход 6 процессора соединен с синхровходом счетчика 17 и первыми прямыми входами первого 18 и второго 19 элементов И. Прямой выход триггера 16 соединен с вторым инверсным входом элемента И 26.1. Выходы первого и второго разрядов счетчика 17 соединены с вторым и третьим инверсными входами первого элемента И 18, выходы первого, второго и третьего разрядов счетчика 17 соединены с вторым, третьим и четвертым прямыми входами второго элемента И 19 соответственно. Выход первого элемента И 18 соединен с вторыми входами группы 25.К (К = ) элементов И, выход второго элемента И 19 соединен с первым входом элемента ИЛИ 24.1 и I-входом триггера 23.1. Инверсный выход первого разряда первого счетчика 22.1 группы счетчиков соединен с вторым входом первого элемента И 27.1 третьей группы элементов И и первым выходом 9.1 второй группы выходов блока управления, выход R = _{K n} , разряда счетчика 22.К соединен с вторым инверсным входом элемента И 27.К и вторым прямым входом эленмента И 28.(К-1). Выходы первого разряда счетчиков 22.2 и 22.3 соединены с вторым 9.2 и третьим 9.3 выходами блока управления, выходы 31.К.i (K = , i = 1, K - 3) соответствующих i-х разрядов счетчика 22.К соединены с адресными входами соответствующих первых 29.(K-3) и вторых 30.(K-3) демультиплексоров, выходы 31. К. i (K = , i = ) соответствующих i-х разрядов счетчика 22.К соединены с соответствующими входами вторых групповых входов 9.К блока управления. Выход первого элемента И 27.1 третьей группы соединен с первым выходом 8.1 первой группы выходов блока управления, первым входом первого элемента И 26.1 второй группы элементов И, синхровходом триггера 16, первым входом второго элемента ИЛИ 24.2 группы элеметов ИЛИ и I-входом второго тригргера 23.2 группы триггеров, выходы второго 27.2 и третьего 27.3 элементов И третьей группы элементов И соединены с соответствующими первыми выходами 8.2.1 и 8.3.1 блока управления. Выходы первого 28.1 и второго 28.2 элементов И четвертой группы соединены с вторыми входами первых элементов И 26.2 и 26.3 соответственно, первыми входами элементов ИЛИ 24.3 и 24.4 соответственно, I-входами триггеров 23.3 и 23.4 соответственно, а также соответствующими первыми выходами 8.2.2 и 8.3.2 блока управления. Выходы элементов И третьей 27. К (К = ) и четвертой 28.К групп соединены с входами соответственно первых 29 (К-3) и вторых 30.(К-3) демультиплексоров, выход 33.(К-3).2(К-3) (К = ) второго демультиплексора 30.(К-3) соединен с вторым входом элемента И 26.К второй группы элементов И, первым входом элемента ИЛИ 24. (К+1) группы элементов ИЛИ и I-входом триггера 23.(К+1), выход 33.(n-3). 2^n-3демультиплексора 30. (n-3) соединен с вторым входом элемента И 26.n, выходы 32. (К-3). 2i(K = i = ) первых 29.(К-3) и 33.(К-3).2i вторых 30.(К-3) демультиплексоров объединены в соответствующие первые выходы 8. К. 1 и 8.К.2 блока управления. Прямой выход триггера 23.К(К = ) соединен с первым входом элемента И 25.К, выход которого соединен со счетным входом счетчика 22.К, первым входом элемента И 27.К, выход элемента И 25. К(К = ) соединен с первым входом элемента И 28.К-1, инверсный выход триггера 23. К(К = ) соединен с К-м входом элемента И 20 и первым входом элемента И 26.(К+1) второй группы элементов И, инверсный выход триггера 23. n соединен с n-м входом элемента И 20, выход элемента 26.К (К = ) соединен с вторым входом элемента ИЛИ 24.К и К-м входом триггера 23. К. Выход элемента И 20 соединен с вторым входом элемента И 21, выход 34 которого является выходом сигнала установки начального состояния и соединен с входом установки начального состояния группы счетчиков 22.К(К = ) и счетчика, пятым входом элемента И 18, а также инверсным управляющим входом счетчика 17.

Модуль регистров 10.К.Р.1 и 10.К.Р.2 (фиг. 4, 6) содержит первую 35.i и вторую 36. i (i(i= , R = K= ) группы регистров, причем групповой вход 8.К содержит группу R-входов, i-вход (i = 1, К) соединен с синхровходами регистров первой 35.i и второй 36.i групп регистров, первый и второй информационные входы модуля соединен с информационными входами регистров соответственно первой 35.i и второй 36.i групп регистров, выходы регистров первой 35.i группы соединены с i-выходами модуля регистров, выходы регистров второй 36.i группы соединены с (R + i)-выходами модуля регистров.

Коммутаторы 1.К.Р.1 и 11.К.Р.2 (К = ) идентичны (фиг. 5, 7) и содержат группу коммутирующих элементов 2И-ИЛИ 37, разбитых на R = K= ярусов. Первый ярус содержит 2^R-2 коммутирующих элементов, R-й ярус содержит (2^R-R = 1) один процессорный элемент, причем групповой управляющий вход 9.К содержит группу из R-входов 31.КR, 31.К, i-й (i = 1, R) вход соединен с первыми инверсными и вторыми прямыми управляющими входами коммутирующих элементов i-го яруса, информационные входы 2ⁱ⁺¹ - 1 (i = 1, 2) коммутатора соединены с первыми, а входы 2ⁱ + 1 - с вторыми информационными входами i-х коммутирующих элементов первого яруса, выход j.(2i-1) коммутирующего элемента (j = , i = R - j - 1 j-го яруса соединен с первым, а выход элемента j, 2i - с вторым информационными входами коммутирующего элемента j + 1.i, выход коммутирующего элемента R.1 является выходом коммутатора.

Блок сдвига предназначен для приема входных отсчетов, поступающих на вход 6 процессора и формирования групп по восемь отсчетов. Он функционирует следующим образом. (В исходном состоянии все регистры блока регистров обнулены. Цепи установок исходнго состояния условно не показаны).

На вход 6 процессора поступают отсчеты преобразуемой последовательности, на вход 4 процессора поступают стробирующие импульсы, соответствующие этим отсчетам. По заднему фронту импульса с входа 4 i-й отсчет заносится в первый регистр 15.1, (i-1)-й - в регистр 15.2, а (i-7)-й отсчет - в регистр 15.8, по заднему фронту очередного импульса в регистр 15.1 заносится отсчет i+1, в регистр 15.2 - отсчет i, в регистр 15.8 - отсчет i-6. По очередному тактовому импульсу блок функционирует в соответствии с алгоритмом, описанным выше. В исходное состояние регистры могут переводится по сигналу с выхода 34 элемента И 21 блока управления.

Блок управления служит для формирования последовательностей сигналов, управляющих работой элементов процессора, и функционирует следующим образом. (В исходном состоянии все счетчики и тригргеры обнулены).

Управляющий сигнал на входе 5 принимает единичное значение, если на вход 4 поступают преобразуемые отсчеты, и равен нулю, если поступление отсчетов прекращено. В исходном состоянии на вход 5 блока управления поступает нулевой сигнал. Поскольку все триггеры 23.К (К = 1, n) блока обнулены, то на выходе элемента И 20 присутствует единичный сигнал, поступающий на выход 34 элемента И 21, этот сигнал блокирует по управляющему входу счетчик 17. Блок управления находится в исходном состоянии до тех пор, пока на входе 5 будет присутствовать нулевой сигнал. При смене значения сигнала на входе 5 разблокируется счетчик 17 и по заднему фронту импульса, поступающего с входа 6 на его счетный вход, переходит из исходного состояния 000 в состояние 001. Последовательность импульсов с входа 6 переводит счетчик 17 из одного состояния в другое следующим образом: 000 001 010 011 100 101 110 111 000...

Импульс, переводящий счетчик из состояния 000 в состояние 001, поступает также на выход элемента И 18, импульс, переводящий счетчик из состояния I11 в исходное 000, появляется на выходе элемента И 19 и по своему заднему фронту переводит триггер 23.1 в единичное состояние (временные диаграммы для этого случая представлены на фиг. 8). Единичный сигнал на выходе триггера 23.1 деблокирует элемент И 25.1 и очередной импульс с вхыода элемента И 18, который является тактовым импульсом процессора, поступает на счетный вход счетчика 22.1, который по заднему фронту процессорных тактовых импульсов переходит из одного состояния в другое следующим образом: 00 01 10 11 00 ... Сигнал с инверсного выхода первого разряда счетчика 22.1 поступает на управляющий вход элемента И 27.1, на выходе которого формируется последовательность импульсов, вид которой представлен на временной диаграмме (фиг. 9). Первый импульс с выхода элемента И 27.1 по своему заднему фронту переводит в единичное состояние триггер 23.2. Единичный сигнал с прямого выхода этого триггера деблокирует элемент И 25.2, разрешая прохождение на счетный вход счетчика 22.2 тактовых импульсов с выхода элемента И 18. Диаграмма переходов счетчика 22.2 не отличается от диаграммы счетчика 22.1. В соответствии со значением сигнала на выходе первого разряда счетчика 22.1 на выходах элементов И 27.2 и 28.1 формируются последовательности импульсов, вид которых показан на временных диаграммах фиг. 9. Первый импульс с выхода элемента И 28.1 по заднему фронту переводит в единичное состояние триггер 23.3. Работа третьего сегмента конвейера не отличается от первых двух. Таким образом, видно, что блок управления представляет собой конвейерную систему управления, состоящую из сегментов. Инициирование очередной ступени конвейера осуществляется соответствующим импульсом с выхода элемента И 28.1 для третьей ступени и 28.2 для четвертой ступени.

Порядок работы четвертого . ..n-го сегментов конвейера не отличается друг от друга. Рассмотрим его на примере четвертого сегмента. После того, как импульс с выхода элемента И 28.2 переведет триггер 23.4 в единичное состояние, на счетный вход счетчика 22.4 начинают поступать тактовые импульсы, по которым счетчик изменяет свое состояние: 00 01 10 11 00 ... Таким образом, первые два импульса поступают на выход элемента И 27.4, вторые - на выход элемента И 28.3. Код, сформированный на выходах соответствующих разрядов счетчика 22.4 (для четвертого сегмента - значение сигнала на выходе первого разряда), поступает на адресный вход первого 29.1 и второго 30.1 демультиплексора и определяет номер выхода демультиплексора, на котором появится сигнал, поступивший в этот момент на их коммутируемый вход Е. В первом такте импульс с входа Е поступает на первый выход, во втором - на второй, в третьем - вновь на первый и т.д. Первый импульс с второго выхода второго демультиплексора 30.1 поступает на синхровход и I-вход триггера 23.5 запуска очередного сегмента и переводит его в единичное состояние. Аналогично, первый импульс с 2^К-3 выхода (К-3)-го (К = ) второго демультиплексора 30.К переводит в единичное состояние триггер 23.(К-2) запуска (К-2)-го сегмента конвейера (временные диаграммы приведены на фиг. 10).

По завершении режима втягивания все сегменты конвейера функционируют параллельно.

Подробней рассмотрим режим выхода конвейера из работы. В этот режим блок управления включается после того, как на входе 5 появляется нулевой сигнал. По первому импульсу с выхода элемента И 27.1 триггер 16 переходит в нулевое состояние и нулевым сигналом на своем выходе разрешает прохождение очередного импульса с выхода элемента И 27.1 на С- и К-входы триггера 23.1 запуска первого сегмента. Нулевой сигнал на входе 5 блокирует элемент И 19, импульс запуска на I- и С-входы триггера 23.1 не поступает. По этому импульсу триггер 23.1 переходит в нулевое состояние и блокирует прохождение тактовых импульсов через элемент И 25.1 (временные диаграммы этого режима работы приведены на фиг. 10). Сигнал с инверсного выхода триггера 23.1 деблокирует элемент И 26.2, что позволяет соответствующему импульсу перевести триггер 23.2 в нулевое состояние. Таким образом, переход триггера запуска i-го сегмента в нулевое состояние блокирует работу i-го сегмента и подготавливает к останову (i+1)-й сегмент. Далее процесс происходит лавинообразно до тех пор, пока на инверсном выходе триггера 23.n запуска не появится единичный сигнал. В этот момент единичный сигнал, сформированный на выходе 34 элемента И 21, по своему переднему фронту переводит все счетчики в исходное состояние и блокирует по управляющему входу счетчик 17.

Таким образом, блок управления переходит в исходное состояние, в котором находится до того момента, пока на входе 5 не появится единичный сигнал, который разрешает работу счетчика 17. Далее блок управления функционирует как описано выше. Сигнал с выхода 34 элемента И 21 можно использовать для перевода в исходное состояние всех элементов процессора.

Модуль регистров служит для приема и хранения отсчетов, поступающих на его информационные входы в порядке, обусловленном управляющими сигналами. Рассмотрим порядок его работы. Все модули функционируют одинаково.

В исходном состоянии все регистры модуля обнулены. Поступающие на его первый и второй информационные входы отсчеты заносятся по заднему фронту импульса с одного из входов группового управляющего входа в соответствующие регистры первой или второй группы. По заднему фронту импульса с i-го управляющего входа (i= , k = ) отсчет с первого входа поступает в i-й регистр 35. i первой группы, а отсчет с второго входа - в i-й регистр 36.i соответственно второй группы регистров.

Коммутатор служит для подключения к своему выходу одного из своих информационных входов в соответствии со значением управляющих сигналов на его групповом управляющем входе. Все коммутаторы функционируют одинаково. По нулевому сигналу управляющего входа на выходы коммутирующих элементов соответствующего яруса поступает информация, которая находилась в этот момент на их первых информационных входах, а по единичному сигналу - соответственно информация с информационных вторых входов. Подключение в каждом такте работы устройства к выходу коммутатора последовательно одного за другим его информационных входов достигается тем, что частота управляющих сигналов (на каждый управляющий вход группового управляющего входа поступает последовательность сигналов типа меандр, которая характеризуется чередованием нулевых и единичных сигналов равной длительности) от одного яруса коммутатора к другому уменьшается вдвое (временные диаграммы управляющих сигналов приведены на фиг. 9).

Сумматор-вычитатель служит для формирования на своем первом входе суммы, а на втором разности отсчетов, поступающих соответственно на его первый и второй входы. Порядок его работы не отличается от аналогичного элемента прототипа.

Рассмотрим порядок функционирования процессора быстрого преобразования сигналов по Уолшу с упорядоченим по Адамару в целом. В исходном состоянии на управляющий вход 5 процессора поступает сигнал логического "0", который обеспечивает сохранение этого состояния. После того, как на управляющем входе 5 появится единичный сигнал, на вход 4 блока регистров начинают поступать отсчеты преобразуемой последовательности. Накопленная в блоке 1 сдвига группа из восьми отсчетов считывается в модули регистров блоков 3.1.1 и 3.1.2 обработки, причем первый, третий и второй, четвертый отсчеты считываются в первый и второй модули регистров блока 3.1.1 обработки, а пятый, седьмой и шестой, восьмой отсчеты считываются в соответствующие модули регистров блока 3.1.2 обработки (в дальнейшем рассматривают работу процессора на примере реализации шестнадцатиточечного преобразования, граф-схема алгоритма которого представлена на фиг. 11). В первом такте работы первый блок 3.1.1 обработки выполняет базовую операцию 1.1, а второй блок 3.1.2 обработки того же уровня повышает базовую операцию 1. (выполнение базовой операции заключается в реализации следующих арифметических операций: A + B = C; A - B = D, где A и B - входные отсчеты; C и D - результаты базовой операции).

Результаты выполнения базовых операций 1.1 и 1.3 являются исходными данными для базовых операций 2.1, 2.2, 2.3, 2.4, реализуемых блоками обработки очередного уровня. Причем C_1.1 = A_2.1, D_1.1 = D_2.2; C_1.3 = A_2.3, D_1.3 = A_2.4, где нижний индекс обозначает номер базовой операции.

Отсчет С_1.1 в конце первого такта по заднему фронту импульса с управляющего входа 8.2.1 заносятся в первый модуль регистров 10.2.1.1 блока 3.1.1 обработки, отсчет D_1.1 - в первый модуль регистров 10.2.2.1 блока 3.2.2 обработки, а отсчеты C_1.3 и D_1.3 аналогично по импульсу с входа 8.2.2 заносятся во вторые модули регистров соответствующих блоков обработки. Результаты выполнения базовых операций 1.2 и 1.4 С_1.2 = В_2.1, D_1.2 = В_2.2; С_1.4 = В_2.5, D_1.4 = В_2.4, во втором такте аналогично по импульсам с входов 8.2.1 и 8.2.2 заносятся во вторые регистры соответствующих модулей регистров блоков обработки второго уровня. Таким образом, за два такта работы процессорных элементов первого уровня оказались сформированы исходные данные для выполнения базовых операций 2.1, 2,2, 2.3 и 2.4. Выполнение этих операций осуществляют блоки 3.2.1 и 3.2.2 обработки второго уровня: блок 3.2.1 обработки операции 2.1 и 2.3, а блок 3.2.2 операции 2.2 и 2.4. В течение последующих двух тактов блоки обработки первого уровня реализуют базовые операции 1.5, 1.6, 1.7, 1.8, а второго - 2.1, 2.2, 2.3, 2.4. В конце четвертого такта создаются условия для реализации блоками 3.3.1 и 3.3.2 обработки третьего уровня базовых операций 3.1, 3.2 и 3.3, 3.4 соответственно, а блоками 3.2.1 и 3.2.2 обработки второго уровня базовых операций 2.5, 2.7 и 2.6, 2.8. В последующих тактах работы блоки обработки первого уровня вновь выполняют базовые операции 1.1,...,1.8, но теперь уже для очередной группы шестнадцатиточечной выборки отсчетов.

В течение трех тактов блоки третьего уровня формируют исходные данные для выполнения базовых операций блоками обработки четвертого уровня. На восьмом такте работы процессора в работу втягиваются блоки обработки четвертого уровня. Если процессор используется для реализации 2ⁿ-точечного преобразования, то исходные данные для блоков К-го (К = ) уровня формируются в течение 2^К-2 + 1 тактов работы блоков обработки (К-1)-го уровня. Первый блок 3.К.1 обработки К-го уровня реализует базовые операции К.1...К. 2^К-2, а второй 3.К.2 - базовые операции К.(2^К-2+1)...К.2^К-1.

В исходное состосяние процессор возвращается по сигналам блока управления после появления на входе 5 нулевого сигнала.

Формула изобретения

1. ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНИЯ СИГНАЛОВ ПО УОЛШУ С УПОРЯДОЧЕНИЕМ ПО АДАМАРУ, содержащий блок сдвига и группу из n блоков обработки (где n = log₂ N, N - длина преобразуемой последовательности), каждый из которых содержит первый коммутатор, сумматор - вычитатель, с второго по n-й/блоки обработки содержат второй коммутатор, отличающийся тем, что процессор дополнительно содержит вторую группу из n блоков обработки и блок управления, каждый из блоков обработки содержит первый и второй модули регистров, в первые блоки обработки первой и второй групп введены вторые коммутаторы, причем информационный вход процессора соединен с информационным входом блока сдвига, тактовый вход которого соединен с тактовыми входами процессора и блока управления, вход пуска которого соединен с входом пуска процессора, с первого по восьмой выходы блока сдвига соединены с первыми и вторыми информационными входами первого и второго модулей регистров первых блоков обработки первой и второй групп соответственно, i-ый и 2i-й выходы модуля регистров соединены с i-м и 2i-м информационными входами j-го коммутатора(где i = 1, 2, ... n, j = 1,2), выходы первого и второго коммутаторов соединены с первым и вторым информационными входами сумматора-вычитателя, выходы суммы и разности n-х блоков обработки первой и второй групп соединены с первого по четвертый информационными выходами процессора, выход суммы K-го сумматора-вычитателя (где K = 1, 2, ... , n-1) K-го блока обработки первой группы соединен с первыми информационными входами первого и второго модулей регистров (K+1)-го блока обработки первой группы, вторые информационные входы которых соединены с выходом суммы сумматора-вычитателя K-го блока обработки второй группы, выход разности сумматора-вычитателя K-го блока обработки первой группы соединен с первыми информационными входами первого и второго модулей регистров (K+1)-го блока обработки второй группы, вторые информационные входы которых соединены с выходом разности сумматора-вычитателя K-го блока обработки второй группы, первый выход блока управления соединен с синхровходами первого и второго модулей регистров первых блоков обработки первой и второй групп, (i+1)-й выход блока управления соединен с управляющими входами первого и второго коммутаторов i-го блока обработки первой и второй групп, K-я группа выходов блока управления соединена с синхровходами первых модулей регистров (K+1)-х блоков обработки первой и второй групп, (2n+к) группы выходов блока управления соединены с синхровходами вторых модулей регистров (K+1)-х блоков обработки первой и второй групп.

2. Процессор по п. 1, отличающийся тем, что блок управления содержит триггер, счетчик, четыре элемента И, группу счетчиков, группу JK-триггеров, группу элементов ИЛИ, две группы демультиплексоров и четыре группы элементов И, причем тактовый вход блока соединен с счетным входом счетчика и прямым входом первого и первым входом второго элементов И, вход пуска блока соединен с D - входом триггера, инверсным входом третьего и вторым входом второго элементов И, выходы первого и второго разрядов счетчика соединены с первым и вторым инверсными входами первого элемента И и третьим и четвертым входами второго элемента И, пятый вход которого соединен с выходом третьего разряда счетчика, выход первого элемента И соединен с первыми входами элементов И первой группы, выход триггера соединен с инверсным входом первого элемента И второй группы, выход второго элемента И соединен с первым входом первого элемента ИЛИ группы, с J - входом первого JK - триггера группы, инве