Многоканальная система для регистрации физических величин

Многоканальная система для регистрации физических величин

Реферат

 

Изобретение относится к вычислительной технике, его использование для измерения, регистрации и анализа текущих значений физических величин и формы физических процессов позволяет повысить точность за счет введения структурной и информационной избыточности и тестовых методов коррекции погрешностей, а также расширить функциональные возможности системы. Система содержит аналоговые каналы 1 измерения, группу 3 блоков оперативной памяти, элемент ИЛИ 5, блок 8 автономного управления и интерфейс 9. Благодаря введению цифровых каналов 2 измерения, группы 4 блоков оперативной памяти, групп 6, 7 элементов НЕ, накопителя 11 на магнитной ленте, вычислительного блока 12 и кнопки 14 останова в системе достигается вышеуказанный технический результат. 7 з. п. ф-лы, 12 ил.

Изобретение относится к вычислительной технике и может быть использовано по прямому назначению для измерения, регистрации и анализа текущих значений физических величин вещественной, энергетической и информационной групп, а также для анализа формы физических процессов.

Известны многоканальные системы для регистрации физических величин [1] содержащие усилители, аналого-цифровые преобразователи, блоки памяти, коммутатор каналов, блок управления и регистратор.

Принцип действия известных систем заключается в адаптивной или неадаптивной дискретизации исследуемых процессов, выборке дискретных значений сигналов, преобразовании их в цифровой код и запоминании кодов в блоках памяти для восстановления впоследствии формы исследуемых сигналов или обработки полученных данных.

Известным многоканальным системам присущи недостаточная точность и ограниченные функциональные возможности, поскольку в них не предусмотрено использование структурно-алгоритмических методов коррекции погрешностей, а сам процесс ограничивается регистрацией формы выходных сигналов датчика. Кроме того, известные системы предназначены для исследований физических величин только одной группы, например, энергетической.

Известна многоканальная система для регистрации физических величин [2] В известной системе имеется возможность оперативно устанавливать заданные частоты дискретизации на заданных участках периода регистрации. Это позволяет значительно сократить объем запоминающих блоков при регистрации переходных процессов и импульсов сложной формы. Помимо этого имеется возможность воспроизводить последовательно ряд полных периодов регистрации с заданной частотой дискретизации в каждом периоде регистрации. Это позволяет, например, автоматически изменять программу испытаний различных источников аналоговых сигналов в заданном частотном диапазоне. Однако известной многоканальной системе присущи ограниченные функциональные возможности и недостаточная точность регистрации.

Известная многоканальная система не обеспечивает измерение и регистрацию дискретных величин. Наличие информационной избыточности не используется для повышения точности измерений и регистрации. Не реализованы какие-либо методы коррекции погрешностей измерительных каналов, отсутствует диагностика работоспособности основных функциональных блоков системы. Отмеченные недостатки ограничивают широкое использование известной системы для регистрации физических величин и процессов.

Целью изобретения является повышение точности за счет введения структурной и информационной избыточности и использования тестовых методов коррекции погрешностей, а также расширение области применения системы в части измерения и регистрации аналоговых и дискретных величин, использования режима автономного управления и накопления данных и т.д.

На фиг.1 приведена структурная схема многоканальной системы для регистрации физических величин; на фиг.2 структурная схема аналоговых каналов измерения; на фиг.3 структурная схема дискретных каналов измерения; на фиг.4 структурная схема i-го блока оперативной памяти (БОП); на фиг.5 структурная схема блока автономного управления; на фиг.6 структурная схема пульта управления, входящего в состав блока автономного управления; на фиг.7 структурная схема одного из буферных запоминающих устройств, входящих в состав блока автономного управления; на фиг.8 структурная схема интерфейса; на фиг.9 эпюры напряжений, характеризующие работу системы во времени; на фиг.10 и 11 структурная схема алгоритма работы системы; на фиг.12 эпюры напряжений, характеризующие процесс регистрации сигналов.

На фиг.1 приняты следующие обозначения: 1 аналоговые каналы измерения, 2 дискретные каналы измерения, 3 и 4 блоки оперативной памяти первой и второй групп, 5 элемент "ИЛИ", 6 и 7 первая и вторая группы элементов "НЕ", 8 блок автономного управления, 9 интерфейс, 10 общая шина, 11 накопитель на магнитной ленте, 12 вычислительный блок (ЭВМ), 13 процессор, 14 кнопка останова.

На фиг.2 приняты следующие обозначения: 15 источник опорного напряжения, 16 элемент "2И-ИЛИ-НЕ", 17 элемент "НЕ", 18 счетчик импульсов, 19 элемент "ИЛИ-НЕ", 20 одновибратор, 21 блок световой индикации, 22 коммутатор аналоговых сигналов, 23 формирователь; 24 аналого-цифровой преобразователь, 25.1-25.m m датчиков, 26.1-26.m m сумматоров, 27 первое аналоговое запоминающее устройство, 28.1-28. m m четных аналоговых запоминающих устройств, 29.1-29.m m нечетных аналоговых запоминающих устройств.

На фиг.3 приняты следующие обозначения: 30 коммутатор цифровых сигналов, 31.1-31. R_s R_s счетчиков импульсов, 32 (R_s+1)-й счетчик импульсов, 33 R_s+2 счетчик импульсов, 34 элемент "ИЛИ", 35.1-35.R_p R_p регистров, 36 (R_p+1)-й регистр, 37.1-37. R_s первые R_sформирователей, 38.1-38.R_p вторые R_p формирователей, 39 (K_f+1)-й (где R_f R_s + R_p) формирователь, 40.1-40.R_k R_k компараторов, 41 одновибратор.

На фиг.4 приняты следующие обозначения: 42 дешифратор, 43,44,45 первый, второй и третий счетчики импульсов, 46 и 47 первый и второй элементы "2И-ИЛИ-НЕ", 48,49 и 50 первый, второй и третий элементы "И-НЕ", 51 и 52 первый и второй элементы "ИЛИ-НЕ", 53 и 54 первый и второй одновибраторы, 55,56,57,58,59,60,61 и 62 первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой элементы "И", 63,64,65 и 66 первый, второй, третий и четвертый элементы "НЕ", 67 и 68 первый и второй триггеры, 69-75 семь элементов "3И-ИЛИ-НЕ", 76-99 двадцать четыре блока памяти, 100 и 101 первый и второй четырехразрядные шинные формирователи.

На фиг.5 приняты следующие обозначения: 102 кварцованный генератор, 103 счетчик импульсов, 104 элемент "3И-ИЛИ-НЕ", 105 элемент "И", 106 и 107 первый и второй элементы "ИЛИ", 108 блок элементов "2И-ИЛИ", 109 управляемый делитель частоты, 110, 111, 112, 113, 114 и 115 первый, второй, третий, четвертый, пятый и шестой регистры, 116 и 117 первый и второй дешифраторы, 118 триггер, 119.1-119.N N нечетных буферных запоминающих устройств, 120.1-120.N N четных буферных запоминающих устройств, 121 (2N+1)-е буферное запоминающее устройство, 122.1-122. N N основных реверсных счетчиков, импульсов, 123.1-123. N N дополнительных реверсивных счетчиков импульсов, 124 (N+1)-й дополнительный реверсивный счетчик импульсов, 125.1-125.N первые N элементов "И-НЕ", 126.1-126. N вторые N элементов "И-НЕ", 127 формирователь импульсов сброса, 128 пульт управления.

На фиг. 6 приняты следующие обозначения: 129 136, 137, 138, 139-142, 142-145, 146, 147, 148, 149 и 150 первая-восьмая, девятая, десятая, одиннадцатая-четырнадцатая, четырнадцатая-семнадцатая, восемьнадцатая, девятнадцатая, двадцатая, двадцать первая и двадцать вторая кнопки, 151 158, 159, 160, 161 164, 164 167, 168, 169, 170, 171, 172 первый-восьмой, девятый, десятый, одиннадцатый-четырнадцатый, четырнадцатый-семнадцатый, восемнадцатый, девятнадцатый, двадцатый, двадцать первый, двадцать второй и двадцать третий формирователи импульсов, 173 счетчик импульсов, 174, 175, 176 и 177 первый, второй, третий и четвертый триггеры, 178 элемент "ИЛИ", 179 регистр, 180 дешифратор, 181 блок световой индикации.

На фиг.7 приняты следующие обозначения: 182 элемент "ИЛИ", 183 и 184 первый и второй одновибраторы, 185 элемент "И-НЕ", 187 счетчик импульсов, 188 блок памяти.

На фиг. 8 обозначено: 189 приемо-передатчики, 190 и 191 первый и второй дешифраторы, 192 регистр вывода данных, 193 регистр команд, 194 регистр ввода, 195 регистр состояний, 196 передатчик, 197 приемник.

При этом выводы 8.1-8.N аналоговых и дискретных каналов 1 и 2 измерения соединены с информационными входами 1-12 блоков 3 и 4 оперативной памяти соответственно.

Управляющие входы (входы 1-6 и выход 7) каналов 2 и 3, подключены к входам/выходам (к выходам 11.1-11. N, 12.1-12.N, 13,1,2,4 и входам 24.1-24.N соответственно) блока 8 автономного управления системой. Выводы кнопки 14 "останов. " подключены к источнику постоянного напряжения "U" и управляющему входу 24 блока 8 автономного управления. Выходы блока 8 автономного управления (выходы 7.1-7.N, 8.1-8.N, 9.1-9.N, 10.1-10.N, 3,5,6 и 13) соединены с объединенными управляющими входами (35,13-19,20-24,32,28,27,34 и 25 соответственно) соответствующих блоков 3 и 4 оперативной памяти обеих групп. Информационные входы дискретных каналов 2 измерения являются входами системы. Одноименные информационные выходы 1-8 блоков 3 и 4 оперативной памяти обеих групп объединены между собой и подключены к информационным входам (входам 4-11) интерфейса 9. Выходы (1-23) интерфейса 9 соединены с информационными входами (одноименными входами 1-23) блока 8 автономного управления. Первые управляющие выходы (выходы 9) блоков 3 и 4 оперативной памяти обеих групп соединены с входами элемента "ИЛИ" 5. Выход элемента "ИЛИ" 5 подключен к первому управляющему входу интерфейса 9. Вторые и третьи управляющие выходы (выходы 10 и 11) блоков 3 и 4 оперативной памяти обеих групп соединены с входами соответствующих элементов "НЕ" 6 и 7 соответственно первой и второй групп. Выходы элементов "НЕ 6 и 7 подключены соответственно, ко вторым (2N) и третьим (3N) управляющим входам интерфейса 9.

Входы/выходы интерфейса 9 соединены с входами/выходами ЭВМ 12, процессора 13 и накопителя 11 на магнитной ленте через общую шину 10.

В каждом из N аналоговых каналов 1 измерения системы к источнику опорного сигнала 15 подключены первые входы m сумматоров 26.1.26.m. Вторые входы сумматоров 26.1.26.m соединены с сигнальными (первыми входами аналоговых запоминающих устройств 28.1.28.m и подключены к выходам датчиков 25.1.25.m соответственно. Выходы m сумматоров 26.1. 26. m соединены с сигнальными (первыми) входами нечетных аналоговых запоминающих устройств 29.1-29.m. Сигнальный (первый) вход первого аналогового запоминающего устройства 27 подключен к источнику опорного сигнала 15.

Выходы аналоговых запоминающих устройств 27-29.m соединены со входами коммутатора 22 аналоговых сигналов, управляющие входы которого подключены к выходам счетчика импульсов 18. Выход старшего разряда счетчика импульсов 18 дополнительно соединен с первым входом элемента "2И-ИЛИ-НЕ" 16 и через одновибратор 20 с первым входом элемента "ИЛИ-НЕ" 19. Выход элемента "ИЛИ-НЕ" 19 подключен к входу установки нуля счетчика импульсов 18.

Второй вход элемента "ИЛИ-НЕ" 19, второй, третий и четвертый входы элемента "2И-ИЛИ-НЕ" 16 и вход элемента "НЕ" 17 являются соответственно вторым, третьим, четвертым, пятым и шестым управляющим входами аналоговых и дискретных каналов 1 и 2 измерения.

Выход элемента "2И-ИЛИ-НЕ" 16 подключен к объединенным (вторым) синхронизирующим входам аналоговых запоминающих устройств 27.29.m.

В каждом из дискретных каналов 2 системы входы коммутатора 30 цифровых сигналов подключены, соответственно, к выходам R_p регистров 35.1-35.R_p, (R_p+1)-го регистра 36, R_s счетчиков импульсов 31.1-31.R_s и паре выходов (R_s+1)-го счетчика импульсов 32. Управляющие входы коммутатора 30 цифровых сигналов соединены с одноименными входами элемента "ИЛИ" 34 и подключены к выходам (R_s+2)-го счетчика импульсов 33. Счетный вход счетчика импульсов 33 соединен через (R_s+1)-й формирователь 39 с шестым управляющим входом дискретного канала. Счетные входы (R_s+1)-х счетчиков импульсов 31.1.31.R_s соединены с выходами соответствующих R_s формирователей 37.1.37.R_s. Выходы R_p формирователей 38.1. 38.R_p подключены соответственно к управляющим входам R_p регистров 35.1. 35. R_p. Входы (R_p+1)-го регистра 36 соединены с выходами R_kкомпараторов 40.1.40.R_k. Входы установки нулей R_s-го и (R_p+2)-го счетчика импульсов 31.1. 31. R_s и 33 объединены между собой и подключены к второму управляющему входу дискретного канала. Первый, третий, четвертый и пятый управляющие входы дискретного канала свободны. Выходы коммутатора 30 цифровых сигналов и одновибратора 31 являются информационными выходами дискретного канала, входы которого соединены с входами R_k компараторов 40.1-40. R_k, R_f формирователей 37.-37.R_s, 38.1-38.R_p и с входами регистров 35.1-35. R_p.

В блоках 3 и 4 оперативной памяти первые и третьи входы элементов "3И-ИЛИ-НЕ" 69.75 подключены соответственно к одноименным первой и второй семерке выходов разрядов параллельного кода первого счетчика импульсов 43. Вторые входы элементов "3И-ИЛИ-НЕ" 69.75 объединены между собой, с первым входом первого элемента "ИЛИ-НЕ" 51 и подключены к двадцать девятому входу блока оперативной памяти. Четвертые входы элементов "3И-ИЛИ-НЕ" 69.75 объединены между собой и подключены к тридцатому входу блока оперативной памяти. Пятые входы элементов "3И-ИЛИ-НЕ" 69.75 объединены между собой и подключены к выходу второго одновибратора 54. Шестые входы каждого элемента "3И-ИЛИ-НЕ" 69. 75 соединены с соответствующими, начиная с младшего разряда, выходами второго счетчика импульсов 44. Выходы элементов "3И-ИЛИ-НЕ" 69.75 подключены к объединенным между собой одноименным адресным входам блоков памяти 76.99.

Три группы входов "Д1" блоков памяти 76.99 соединены соответственно с входами, например, 1.12, 13.19, 20.24-го блока оперативной памяти (БОП). Входы "CAS" 1.8, 9.16 и 17.24-го блоков памяти 76.99 объединены между собой, соединены с первыми входами четвертого, пятого и шестого элементов "И" 58,59,60 и подключены к выходам первого, второго и третьего элементов "И" 55,56,57 соответственно. Входы "RAS" всех блоков памяти 76.99 объединены и соединены с выходом первого элемента "ИЛИ-НЕ" 51. Входы "WE" каждой восьмерки блоков памяти 76.99 (76.83, 84.91, 92.99) объединены между собой и подключены соответственно к выходам четвертого, пятого и шестого элементов "И" 58,59 и 60. Вторые входы четвертого, пятого и шестого элементов "И" 58,59 и 60 объединены между собой, соединены с четвертым входом элемента "2И-ИЛИ-НЕ" 47 и подключены к выходу третьего элемента "И-НЕ" 50. Одноименные входы 1.8-го, 9.16-го и 17.24-го блоков памяти 76.83, 84.91 и 91.99 объединены между собой и соединены (по четыре) с входами первого и второго четырехразрядных шинных формирователей 108 и 109. Управляющие входы "УВ" шинных формирователей 100 и 101 соединены между собой и подключены к клемме питания "U".

Синхронизирующие входы "ВК" шинных формирователей 100 и 101 соединены с входами четвертого элемента "НЕ" 66, со счетным входом третьего счетчика 45 импульсов и подключены к выходу первого элемента "И-НЕ" 48. Выходы 1.4 и 5.8 первого и второго шинных формирователей 100 и 101 соединены с выходами 1.4, 5.8 БОП. Девятый выход БОП подключен к выходу четвертого элемента "НЕ" 66. Двадцать пятый вход БОП соединен с входом второго элемента "НЕ" 64 и с входами установки нуля первого счетчика 43 импульсов. Двадцать шестой вход соединен с третьим входом первого элемента "2И-ИЛИ-НЕ" 46. Двадцать седьмой вход через первый одновибратор 53 подключен к первому входу второго элемента "И-НЕ" 49. Двадцать восьмой вход соединен с входом второго одновибратора 54 и через третий элемент "НЕ" 65 со счетным входом второго счетчика импульсов 44. Тридцать первый вход БОП подключен к второму входу первого элемента "ИЛИ-НЕ" 51. Тридцать второй и тридцать четвертый входы БОП соединены соответственно с входами установки единицы первого и второго триггеров 67 и 68. Тридцать третий и тридцать пятый входы подключены соответственно к первым входам седьмого и восьмого элементов "И" 61 и 62. Выход восьмого элемента "И" 62 соединен с вторым входом третьего элемента "И-НЕ" 50. Второй вход восьмого элемента "И" 62 соединен с десятым выходом БОП, с вторым входом восьмого элемента "И-НЕ" 49, с первым входом третьего элемента "И-НЕ" 50 и подключен к прямому выходу второго триггера 68. Вход установки нуля второго триггера 68 подключен к выходу второго элемента "ИЛИ-НЕ" 52, чей первый вход соединен с выходом второго элемента "НЕ" 64. Второй вход второго элемента "ИЛИ-НЕ" 52 соединен с первым и вторым входами первого элемента "2И-ИЛИ-НЕ" 46 и подключен к старшему разряду первого счетчика 43 импульсов. Инверсный выход второго триггера 68 соединен с третьим входом седьмого элемента "И" 61. Выход седьмого элемента "И" 61 подключен к третьему входу второго элемента "2И-ИЛИ-НЕ" 47 и второму входу первого элемента "И-НЕ" 48. Второй вход седьмого элемента "И" 61 соединен с одиннадцатым выходом БОП, с первым входом первого элемента "И-НЕ" 48 и подключен к прямому выходу первого триггера 67. Инверсный выход триггера 67 соединен с третьим входом восьмого элемента "И" 62. Вход установки нуля первого триггера 67 подключен к выходу первого элемента "2И-ИЛИ-НЕ" 46, четвертый вход которого соединен через первый элемент "НЕ" 63 со счетным входом первого счетчика 43 импульсов и подключен к выходу элемента "2И-ИЛИ-НЕ" 47. Первый и второй входы элемента "2И-ИЛИ-НЕ" 47 соединены с входом установки нуля третьего счетчика 45 импульсов и подключен к четвертому выходу дешифратора 42. Входы дешифратора 42 соединены с выходами третьего счетчика 45 импульсов. Первый, второй и третий выходы дешифратора 42 подключены к вторым входам первого, второго и третьего элементов "И" 55,56, и 57 соответственно. Первые входы элементов "И" 55,56 и 57 объединены между собой и подключены к входу второго элемента "И-НЕ" 49.

В блоке 8 автономного управления входы установки нуля 2N+1 буферных запоминающих устройств 119.1.121 объединены, соединены с входами установки нуля счетчика 103 импульсов, с входами установки нулей основных и дополнительных реверсивных счетчиков 122.1.124 импульсов, с первым дополнительным выходом блока 8 автономного управления и подключены к инверсному выходу формирователя 127 импульсов сброса, подключенного своим входом к клемме питания "U". Управляющие входы буферных запоминающих устройств 119.1.121 соединены с соответствующими выходами первого дешифратора 116. Одноименные информационные входы буферных запоминающих устройств 119.1.121 объединены и подключены к соответствующим выходам блока элементов "И-ИЛИ" 108. Входы пересчета адреса каждой i-й пары первых 2N буферных запоминающих устройств 119.1.120.N объединены между собой и подключены к выходу переполнения "P"_ и к входу перезаписи i-го дополнительного счетчика 123.J импульсов, за исключением (N+1)-го дополнительного счетчика 124 импульсов. Выходы нечетных и четных буферных запоминающих устройств 119.1.121 соединены с одноименными информационными входами соответственно основных и дополнительных реверсивных счетчиков 122.1.124 импульсов. Счетные входы реверсивных счетчиков 122.1.102.N импульсов объединены между собой и подключены к выходу управляемого делителя частоты 109. Выход каждого i-го основного реверсивного счетчика 122.J (где i 1,2,3,N) импульсов соединен со счетным входом соответствующего N-го дополнительного реверсивного счетчика 123.J (где i 1,2,3,N) импульсов. Выход N-го дополнительного реверсивного счетчика 123.N импульсов подключен к счетному входу (N+1)-го дополнительного счетчика 124 импульсов. Вход перезаписи кода (N+1)-го дополнительного счетчика импульсов 124 соединен с входом пересчета адреса (2N+1)-го буферного запоминающего устройства 121 и подключен к третьему выходу пульта управления 128. Выход переполнения "P"_ (N-1)-го дополнительного реверсивного счетчика импульсов 124 соединен с пятым входом элемента "3И-ИЛИ-НЕ" 104. Выход переполнения "P"_ каждого i-го основного реверсивного счетчика 122.J импульсов соединен со входом переустановки (перезаписи) кода этого же счетчика импульсов и со вторым входом i-го (125.J, где i 1,2, N) и первых N элементов "И-НЕ" 125.1.125.N. Выход параллельного кода каждого i-го (i N + 1) дополнительного реверсивного счетчика 123.J импульсов вместе с выходами параллельного кода (N+1)-го дополнительного реверсивного счетчика 124 импульсов составляют N информационных выходов блока автономного управления 8. Первые N управляющих выходов блока автономного управления 8 соединены с выходами первых N элементов "И-НЕ" 125.1.125.N. Первые входы элементов "И-НЕ" 125.1.125.N подключены к соответствующим управляющим входам 24.1.24.N блока автономного управления 8. Третьи входы соединены с выходами разрядов четвертого регистра 113. Четвертые входы первых N элементов "И-НЕ" 125.1.125.N объединены между собой, соединены с шестым выходом блока 8 автономного управления и подключены к восьмому выходу второго дешифратора 117. Первый, второй, третий, четвертый и седьмой выходы второго дешифратора 117 соединены соответственно с первым, вторым, третьим, четвертым и пятым синхронизирующими выходами блока 8 автономного управления. Первые и вторые N управляющих выходов 10.1.10.N блока 8 автономного управления соединены соответственно с выходами первых и вторых N элементов "И-НЕ" 126.1.126.N. Первые входы вторых N элементов "И-НЕ" 126.1-126.N подключены к одноименным выходам разрядов пятого регистра 114. Третьи входы элементов "И-НЕ" 126.1. 126. N объединены и через первый вход элемента "ИЛИ" 107 соединены с шестым выходом пульта управления 128. Третьим 2N управляющих (парафазных) выходов 11.1.11.N и 12.1.12.N блока 8 автономного управления подключены к соответствующим парафазным выходам шестого регистра 115. Одноименные информационные входы шести регистров 110, 111, 112, 113, 114 и 115 объединены между собой и соединены с соответствующими выходами блока элементов "И-ИЛИ" 108.

Управляющие входы каждого из шести регистров 110.115 через элементы "И-ИЛИ" блока элементов "И-ИЛИ" 108 соединены с соответствующими выходами дешифратора 180 пульта управления 128.

Выходы первого и второго регистров 110 и 111 соединены с установочными входами управляемого делителя частоты 109, счетный вход которого подключен к выходу кварцованного генератора 102, с которым соединен и счетный вход счетчика импульсов 103. Своими выходами счетчик импульсов 103 подключен к входам второго дешифратора 117.

Вход установки нуля управляемого делителя 109 частоты соединен с первым входом пульта управления 128 и подключен к выходу триггера 118. Вход установки единицы триггера 118 соединен с первым выходом пульта управления 128. Вход установки нуля триггера 118 соединен с вторым входом элемента "И" 105 и подключен к выходу элемента "3И-ИЛИ-НЕ" 104, первый и второй входы которого соединены с прямым выходом формирователя 127 импульсов сброса. Третий и четвертый входы элемента "3И-ИЛИ-НE" 104 подключен к выходу первого элемента "ИЛИ" 106. Шестой вход элемента "3И-ИЛИ-НЕ" 104 соединен с вторым выходом пульта управления 128. Четвертый и пятый выходы пульта управления 128 соединены соответственно с первым и вторым управляющими входами блока элементов "И-ИЛИ" 108. Дополнительный выход блока элементов "И-ИЛИ" 108 подключен к первому входу первого элемента "ИЛИ" 106. Второй вход первого элемента "ИЛИ" 106 соединен с дополнительным входом 24 блока 8 автономного управления. Входная шина 1.21, 22, 23 блока 8 автономного управления подключена к первым входам элементов "ИЛИ" блока 108 элементов "И-ИЛИ" и ко вторым входам пульта 128 управления и второго элемента "ИЛИ" 107. Вторые входы блока 108 элементов "И-ИЛИ" соединены с выходной шиной пульта управления 128. При этом выход элемента "И" 105 является дополнительным выходом "Уст.0" блока 8 автономного управления.

В пульте 128 управления входы двадцати двух кнопок 129.150 объединены между собой и подключены к клемме питания. Выходы кнопок 129.150 соединены с входами формирователей 151.172 соответственно. Выходы первых восьми формирователей 151.158 импульсов подключены к первому-восьмому разрядным входам регистра 179.

Управляющий вход регистра 179 соединен с двадцать шестым входом блока 181 световой индикации и подключен к выходу девятого формирователя 159 импульсов. Первый-восьмой выходы регистра 179 соединены с одноименными выходами пульта 128 управления.

Девятый-четырнадцатый входы блока 181 световой индикации подключены к одноименным выходам 9.14 пульта 128 управления, представляющими собой шину адреса, и соединены соответственно с первым-шестым выходами дешифратора 180. Входы дешифратора 180 через счетчик 173 импульсов подключены к выходам десятого формирователя 160 импульсов.

Пятнадцатый-двадцатый входы блока 181 световой индикации соединены с одноименными выходами 15.20 пульта 128 управления, составляющими совместно с его двадцать первым выходом шину управления, и подключены соответственно к выходам одиннадцатого-шестнадцатого формирователей 161-164 импульсов. Двадцать первый вход блока 181 световой индикации соединен с одноименным выходом пульта 128 управления и подключен к прямому выходу первого триггера 174. Счетный вход первого триггера 174 соединен с выходом семнадцатого формирователя 167 импульсов.

Двадцать второй вход блока 181 световой индикации соединен с выходом восемнадцатого формирователя 168 импульсов и подключен к первому дополнительному выходу пульта 128 управления. Второй дополнительный выход пульта 128 управления соединен с двадцать третьим входом блока 181 световой индикации и подключен к прямому выходу второго триггера 175. Счетный вход триггера 175 соединен с выходом девятнадцатого формирователя 169 импульсов.

Третий дополнительный выход пульта управления соединен с двадцать четвертым входом блока 181 световой индикации и подключен к прямому выходу третьего триггера 176. Счетный вход триггера 176 соединен с выходом двадцатого формирователя 170 импульсов.

Четвертый дополнительный выход пульта 128 управления соединен с двадцать пятым входом блока 181 световой индикации и подключен к прямому выходу четвертого триггера 177. Вход установки единицы триггера 177 соединен с выходом двадцать первого формирователя 171. Вход установки нуля триггера 177 подключен к выходу элемента "ИЛИ" 178, первый вход которого соединен с выходом двадцать второго формирователя 172 импульсов. Инверсный выход четвертого триггера 177 соединен с пятым дополнительным выходом пульта 128 управления.

Шестой дополнительный выход пульта 128 управления подключен к входу четырнадцатого формирователя 164 импульсов. Двадцать седьмой вход блока 181 световой индикации является первым входом пульта 128 управления, второй вход которого подключен к второму входу элемента "ИЛИ" 178.

В буферном запоминающем устройстве 119-121 выходы первого и второго одновибраторов 183 и 184 подключены к входам управления V "чтение" и W "запись" блока 188 памяти, выходы которого являются выходами буферного запоминающего устройства.

Вход первого одновибратора 183 соединен с вторым входом элемента "ИЛИ" 182 и является управляющим входом "чтение" буферного запоминающего устройства. Третий вход элемента "ИЛИ" 182 соединен с первым входом элемента "И" 186 и является управляющим входом "запись" буферного запоминающего устройства. Адресные входы блока 188 памяти соединены с выходами счетчика 187 импульсов.

Вход установки нуля счетчика 187 импульсов является входом установки нуля буферного запоминающего устройства. Счетный вход счетчика 187 импульсов подключен к выходу элемента "И-НЕ" 185. Первый вход элемента "И-НЕ" 185 соединен с вторым входом элемента "И" 186 и является первым управляющим входом буферного запоминающего устройства. Второй вход элемента "И-НЕ" 185 подключен к выходу элемента "ИЛИ" 182. Третий вход элемента "И-НЕ" 185 является вторым управляющим входом буферного запоминающего устройства, который совместно с управляющими входами "чтение", "запись" и шиной данных блока 188 памяти составляет шину управления и данных буферного запоминающего устройства.

В интерфейсе 9 к общей шине подключены и входы первого дешифратора 190 и приемо-передатчики 189, с которыми соединены входы и выходы регистров 192 и 194 вывода и ввода данных с предвключенными соответственно передатчиками 196 и приемниками 197, входы регистра 193 команд с вторым дешифратором 191 и выходы регистра 195 состояний. Первый, второй, третий и четвертый выводы первого дешифратора 190 соединены с адресными входами регистра 192 вывода данных, регистра команд 193, регистра ввода 194 и регистра 195 состояния соответственно.

Выходы передатчика 196 данных регистра 192 вывода и выходы второго дешифратора 191 подключены к выходной шине интерфейса 9. Входная шина интерфейса 9 соединена с входами приемника 197 регистра 194 ввода и входами регистра 195 состояния. Выходы данных регистра 192 вывода используются в качестве шины данных блока 8 автономного управления и подключены через передатчики 196 к первым восьми выходам 1.8 интерфейса 9. Следующие шесть выходов (9.14) интерфейса 9 соединены с шестью выходами (1.6) второго дешифратора 191 и используются в качестве шины адреса регистров 110.115 блока 8 автономного управления. Остальные семь выходов 7.13 второго дешифратора 191 и выход 22 строб-импульса регистра 192 вывода данных подключены к последним восьми выходам 14.22 интерфейса 9, используются в качестве шины управления блока 8 автономного управления. Причем выход 22 интерфейса 9 соединен с выходом регистра 192 через один из передатчиков 196.

Первый вход интерфейса 9 через один из приемников соединен с входом строб-импульса регистра 194 ввода. Второй и третий входы интерфейса 9 соединены соответственно с первым и вторым входами регистра 195 состояния и используются по прямому назначению, как и остальные входы регистра ввода 194, соединенные с входами 4.11 интерфейса 9 через приемник 197.

Работа системы поясняется эпюрами напряжений, приведенными на фиг.12, и заключается в следующем.

Как уже отмечалось, заявляемая система содержит в своем составе аналоговые каналы измерения физических величин вещественной и энергетической групп (например, объема вещества, расхода, вязкости, концентрации, диэлектрической проницаемости, потребляемой мощности объекта, тока, напряжения, энергии излучения и т.д.), а также дискретные каналы, представляющие собой каналы передачи информации о физических величинах информационной группы (амплитудно-частотного спектра, корреляционной функции, суммы или разности сигналов, интегрального значения сигнала и т.д.). В последнем случае к дискретным каналам подключаются выходы цифровых анализаторов спектра, коррелометров, интеграторов и другие приборы информационной группы. При необходимости дискретные каналы могут быть использованы для подключения образцовых средств измерений (с цифровым выходом).

Каждый канал системы позволяет подключать от одного до m датчиков (фиг. 2), от одного до R_p цифровых приборов, от одного до R_k аналоговых приборов и до R_s+1 преобразователей или приборов с частотным выходом (фиг.3).

Предположим, что датчики 25.1-25.m физических величин аналоговых каналов 1 подключены к исследуемому объекту, а выходы дополнительных приборов, используемых при изучении объекта, подключены к соответствующим входам дискретных каналов 2.

Система обеспечивает два режима работы: автономный режим (АР) регистрации физических процессов и величин и режим автоматического управления (АУ) процессами регистрации и измерения.

В режиме автономного (ручного) управления вместо ЭВМ 12 может быть подключен накопитель 11 на магнитной ленте, например, типа ЕС.004.09, или любой другой кассетный магнитофон, сопрягаемый с общей шиной 10.

В режиме автономного управления система работает следующим образом.

После включения напряжения питания на клемме "U" блока 8 автономного управления (БАУ) появится напряжение, которое запускает формирователь 127 импульсов сброса. Выходной импульс с инверсного выхода формирователя 127 поступает на входы установки нуля счетчиков импульсов 187 буферных запоминающих устройств (БЗУ) 119.1.119.N, 120.1.120.N, 121, реверсивных счетчиков импульсов (РСИ) 122.1.122.N, 123.1.123.N и 124, а также на вход установки нуля счетчика импульсов 103 блока 8 автономного управления.

Одновременно импульс сброса с инверсного выхода формирователя 127 поступает на первый вход элемента "И" 105. Импульс сброса с выхода элемента "И" 105 через тринадцатый выход блока 8 автономного управления поступает на вторые входы аналоговых и дискретных каналов 1 и 2 (фиг.2,3) и на двадцать пятые входы блоков 3 и 4 оперативной памяти (фиг.4), устанавливая их счетчики и триггеры в исходное нулевое состояние.

В тот же момент времени после включения питания с прямого выхода формирователя 127 импульс сброса через элемент "3И-ИЛИ-НЕ" 104 поступает на второй вход элемента "И" 105 и на вход установки нуля триггера 118. Последний обеспечивает управление работой делителя частоты 109. При поступлении управляющего импульса на вход установки нуля триггера 118 управляемый делитель частоты обнуляется. На его выходе тактовые импульсы будут отсутствовать. При подаче импульса на вход установки единицы триггера 118 формируется сигнал, разрешающий работу управляемого делителя частоты 109.

Необходимо отметить, что установка в единицу триггера 118 осуществляется с пульта управления 128. При нажатии кнопки "Пуск" 146 на выходе формирователя 168 появится импульс, который поступает через первый выход пульта управления 128 на вход установки единицы триггера 118. С помощью пульта управления 128 в нуль триггер 118 не устанавливается. Но, нажатием кнопки 147 "ЦД" [циклический (конечный во времени) или длительный (практически бесконечный) режим работы системы] на выходе формирователя 169 появляется импульс, поступающий на счетный вход второго триггера 175, устанавливая его в состояние нуля или единицы. Выходной сигнал триггера 175 поступает через второй выход пульта управления 128 на шестой вход элемента "3И-ИЛИ-НЕ" 104, тем самым разрешая или запрещая прохождение импульса с выхода "P"_ реверсивного счетчика импульсов 124 через элемент "3И-ИЛИ-НЕ" 104 на вход установки нуля триггера 118.

После установки в нуль управляемого делителя частоты 109 сигнал на его выходе будет отсутствовать.

Отсутствие выходного сигнала на выходе управляемого делителя частоты (УДЧ) 109 приведет к отсутствию процесса дискретизации выходных сигналов датчиков 25.1.25.m.

После включения питания системы начинает работать кварцованный генератор 102 блока 8 автономного управления (фиг.5), генерируя импульсы с частотой f₀₁ 1 мГц.

Счетчик 103 с коэффициентом пересчета, равным десяти, сразу же после сброса его в нуль производит пересчет выходных импульсов генератора 102. С помощью дешифратора 117, подключенного к выходам счетчика 103, осуществляется дешифрация состояний последнего и формирование импульсов синхронизации. Последние осуществляют синхронизацию работы аналоговых запоминающих устройств (АЗУ) 27, 28.1.28.m, 29.1.29.m и аналого-цифровых преобразователей 24 аналоговых каналов 1; регенерацию блоков памяти (БП) 76.99, синхронизацию процесса записи информации в блоке 3 и 4 оперативной памяти системы и окончание процесса измерения (записи информации в БОП).

После установки функциональных блоков системы в исходное состояние оператор нажимает кнопку 149 выбора режима "РУ/АУ" (ручное или автоматическое управление) пульта управления 128 (фиг.6). Сформированный с помощью блока 171 сигнал переводит триггер 177 в состояние "1" и "0" на его прямом и инверсном выходах, а, следовательно, и на четвертом и пятом выходах пульта управления 128 (фиг.5). Эти сигналы поступают на входы "И" блока элементов "И-ИЛИ" 108. Сигнал логического нуля с пятого пульта управления 128 запрещает прохождение сигналов на выход блока элементов "И-ИЛИ" 108 с входом 1-21 блока 8 автономного управления (или с первых входов блокa 108). Сигнал логической единицы с четвертого выхода пульта управления 128 разрешает прохождение на выходы блока элементов "И-ИЛИ" 108 только сигналов с выходов 1-21 пульта управления 128. Необходимо отметить, что любая команда, поданная с помощью кнопок 129-150 пульта управления 128, отображается с помощью блок 181 световой индикации.

После установки режима ручного управления (РУ) путем многократного (до 6 раз) нажатия кнопки 138 установки адреса регистров ("АР") (фиг.6) счетчик импульсов 173 переводится в состояние, при котором блок 181 световой индикации указывает, например, адрес первого регистра 110 ("РЧ1"). С помощью кнопок 129-136 набирается 8-й разрядный код младших разрядов управляемого делителя частоты 109 (фиг.5), который вначале заносится в регистр 179 пульта управления 128. Контроль за состоянием разрядов регистра 179 осуществляется с помощью блока 181 световой индикации. Нажатием кнопки 137 ввод данных ("ВД") осуществляется перезапись данных в регистр 110 из регистра 179. Последующее однократное нажатие кнопки 138 "АР" обеспечивает появление сигнала на втором выходе дешифратора 180 адреса, разреш