Цифровой адаптивный приемник дискретных сигналов

Цифровой адаптивный приемник дискретных сигналов

Реферат

 

Использование: в электросвязи для приема дискретных сигналов, передаваемых по каналам связи со скоростью до 16,0 кбит/с. Сущность изобретения: повышение помехоустойчивости приемника при работе по каналам связи с большими линейными искажениями и значительными колебаниями уровня принимаемого сигнала достигается тем, что в устройство, содержащее усилитель 2 с АРУ, адаптивный корректор 8 и декодер 13 введены полосовой фильтр 1, пять умножителей 4, 5, 15, 16, 30, генератор 6, четыре фильтра 7, 8, 9, 10 низких частот, шесть сумматоров 11, 12, 22, 23, 29, 31, блок управления фазовыми корректорами 13, блок коммутации 14, преобразователь 15 сигнала с линейной частотной модуляцией, блок 16 выделения синхросигналов, дискремблер 19, блок 24 вычисления ошибки, блок 25 сравнения, линия задержки 26 с отводами, блок формирования адреса 27, интегратор 28 и элемент задержки 32. 2 з.п. ф-лы, 4 ил.

Изобретение относится к технике электросвязи и может быть использовано для приема дискретных сигналов, передаваемых по каналам связи со скоростью до 16,0 кбит/с.

По принципу действия предлагаемое устройство близко к приемникам цифровых модемов. Известно "Устройство для приема дискретных сигналов" [1] содержащее согласующий блок, фазовращатель, аналого-цифровой преобразователь (АЦП), полосовой корректор, блок тактовой синхронизации, блок компенсации фазовых нестабильностей, блок компенсации амплитудных нестабильностей, решающий блок, блок подстройки амплитуды, блок вычисления ошибки фазы, стационарный фильтр, адаптивный фильтр, блок подстройки коэффициентов, сумматор, нелинейный преобразователь и декодер.

Недостатком данного устройства является невысокая помехоустойчивость при работе по каналам связи ухудшающего качества (с большими линейными искажениями и импульсными помехами).

Наиболее близкими по технической сущности к предлагаемому устройству является "Цифровое устройство приема сигналов" [2] содержащее блок вычисления ошибок, усилитель с АРУ, фазовращатель, АЦП, адаптивный корректор, блок регулирования уровня, блок демодуляции и компенсации фазы, решающий блок, декодер.

Недостатком прототипа является невысокая помехоустойчивость при работе по каналам связи с большими линейными искажениями (с большой неравномерностью ГВЗ канала связи) и значительными колебаниями уровня принимаемого сигнала.

Целью изобретения является повышение помехоустойчивости при работе по каналам связи с большими линейными искажениями и значительными колебаниями уровня принимаемого сигнала.

На фиг. 1 изображена структурная схема предложенного цифрового приемника; на фиг. 2 схема блока вычисления; на фиг. 3 схема блока сравнения; на фиг. 4 схема первой линии задержки и блока формирования адреса.

Цифровой адаптивный приемник содержит полосовой фильтр 1, усилитель 2 с автоматической регулировкой уровня (АРУ), аналого-цифровой преобразователь (АЦП) 3, первый, второй умножители 4, 5, генератор 6, первый, второй, третий, четвертый фильтры 7, 8, 9, 10 низких частот, первый, второй сумматоры 11, 12, блок 13 управления фазовыми корректорами, блок 14 коммутации, преобразователь 15 сигнала с линейной частотой модуляции, блок 16 выделения синхросигналов, адаптивный корректор 17, декодер 18, дескремблер 19, третий, четвертый умножители 20, 21, третий, четвертый сумматоры 22, 23, блок 24 вычисления ошибки, блок 25 сравнения, первая линия задержки 26 с отводами, блок 27 формирования адреса, интегратор 28, пятый сумматор 29, пятый умножитель 30, шестой сумматор 31, элемент задержки 32.

Блок 24 вычисления ошибки содержит первый умножитель 33, накопитель 34, второй умножитель 35, вычитающий счетчик 36, суммирующий счетчик 37 и элемент задержки 38.

Блок 25 сравнения содержит М элементов задержки 39¹-39^М М сумматоров 40¹-40^М М компараторов 41¹-41^М и М-1 ключей 42¹-42^М-1.

Линия задержки 26 состоит из М элементов задержки 43¹-43^М.

Блок формирования адреса 27 содержит М ключей 44¹-44^М, элемент задержки 39 образует линию задержки 45.

Устройство работает следующим образом.

Поступающий из канала связи аналоговый сигнал фильтруется полосовым фильтром 1, усиливается усилителем с автоматической регулировкой уровня 2, поддерживающим на входе аналого-цифрового преобразователя 3 постоянный уровень сигнала при его изменении в канале связи. С выхода аналого-цифрового преобразователя 3 принимаемый сигнал в цифровой форме поступает на первые входы умножителей 4, 5, на вторые входы которых с соответствующих выходов генератора 6 подается опорное напряжение с частотой, совпадающей с частотой несущего колебания. Умножители 4, 5 совместно с генератором 6 образуют преобразователь спектра, осуществляющий перенос принимаемого сигнала из полосы частот 0,3-3,4 кГц в область более низких частот. ФНЧ 7,8,9,10, включенные на выходе умножителей 4,5, осуществляют фильтрацию продетектированного сигнала. На выходе сумматора 11 выделяется реальная составляющая комплексной огибающей продетектированного сигнала Х (nT), а на выходе сумматора 12 формируется мнимая составляющая Y (nT) комплексной огибающей сигнала.

Помимо функций фильтрации ФНЧ 7,8,9,10 совместно с сумматорами 11, 12 и блоком управления фазовыми корректорами 13 образуют компромиссный корректор неравномерности ГВЗ канала связи. Для этого в блоке управления фазовыми корректорами 13 записаны значения импульсных характеристик (ИХ) ФНЧ 7,8,9,10, соответствующие усредненным характеристикам канала связи с различным числом переприемных участков, от одного до М.

Реальная и мнимая составляющие выходов сумматора 11, 12 поступают на первый и второй входы блока коммутации 14, который в рассматриваемом случае переключает их на входы блока выделения синхросигналов 16 и адаптивного корректора 17, минуя преобразователь сигнала с линейной частотной модуляцией 15. Откорректированный сигнал в виде оценок реальной (nT) и мнимой (nT) составляющих поступает на вход декодера 18, в котором реализуется операция вынесения решения о принятом символе. Декодированный информационный сигнал в виде последовательности символов с выхода декодера 18 поступает на вход дескремблера 24, в котором он преобразуется в исходный вид и поступает на выход устройства.

С выходов сумматоров 11, 12 реальная и мнимая составляющие принимаемого сигнала поступают также соответственно на первый и второй входы умножителя 20 и на первый и второй входы умножителя 21.

Значения сигналов Х² (nT) и Y² (nT) с выходов умножителей 20, 21 поступают на первый и второй входы сумматора 22, на выходе которого формируется квадрат модуля огибающей принимаемого сигнала (Z)² X²(nT) + Y² (nT).

При наличии в канале связи линейных искажений (большой неравномерности ГВЗ) огибающая принимаемого сигнала теряет свои отсчетные свойства и изменяется по амплитуде, причем эти изменения зависят от величины неравномерности ГВЗ канала связи.

В сумматоре 23 происходит сравнение квадрата модуля огибающей принимаемого сигнала с эталонным значением U_э1, равным квадрату модуля огибающей сигнала при отсутствии линейных искажений в канале.

На выходе сумматора 23 формируется ошибка: (nT) Z (nT)² U_э1, вызванная наличием линейных искажений и аддитивного шума в канале связи. Ошибка (nT), соответствующая определенному значению ИХ ФНЧ 7,8,9,10, поступает на вход блока вычисления ошибки 24, в котором происходит вычисление среднеквадратической ошибки (СКО) на интервале усреднения в N отсчетов.

Квадраты ошибок ²(nT), полученные на выходе умножителя 33 блока вычисления ошибки 24, накапливаются в накопителе 34. Одновременно с отсчетами ошибок на вход вычитающего счетчика 36 емкостью N, поступают импульсы с частотой дискретизации t_д. При обнулении вычитающего счетчика 36 на его выходе формируется импульс, по которому сумма квадратов ошибок из накопителя 34 поступает на первый вход второго умножителя 35, на второй вход которого подан постоянный сигнал, пропорциональный величине 1/N-1.

Таким образом, в момент обнуления вычитающего счетчика 36 на первом выходе блока вычислении ошибки 24 формируется значение среднеквадратической ошибки (СКО), вычисленное в соответствии с выражением e²_к Полученное значение СКО записывается в линию задержки с отводами 45 блока сравнения 25. Одновременно с этим в линию задержки с отводами 26 записывается состояние суммирующего счетчика 37, соответствующее адресу, по которому в блоке управления фазовыми корректорами 13 записано значение ИХ ФНЧ 7,8,9,10, соответствующее каналу связи с одним переприемным участком.

Импульс с выхода вычитающего счетчика 36 с задержкой, вызванной прохождением через элемент задержки 38 блока вычисления ошибки 24, поступает на вход блока управления фазовыми корректорами 13. По данному импульсу из блока управления фазовыми корректорами 13 в ФНЧ 7,8,9,10 заносятся новые значения ИХ, соответствующие каналу связи с двумя переприемными участками. Далее процесс вычисления СКО происходит в соответствии с алгоритмом, описанным выше.

Полученное значение СКО записывается в линию задержки с отводами 45, а ранее записанное значение СКО продвигается по линии задержки. Аналогичным образом происходит запись состояния суммирующего счетчика 37 в первую линию задержки с отводами 26.

На выходе элемента задержки 38 блока вычисления ошибки 24 появляется импульс, по которому из блока управления фазовыми корректорами 13 в ФНЧ 7,8,9,10 поступают новые значения ИХ, соответствующие каналу связи с тремя переприемными участками.

Описанный выше процесс циклически повторяется до тех пор, пока не будут вычислены все М значений СКО, соответствующие настройке ФНЧ 7,8,9,10 на каналы связи протяженностью от 1 до М переприемных участков. По окончании данного процесса в первой линии задержки с отводами 26 будут записаны М адресов ИХ ФНЧ 7,8,9,10, а в линии задержки с отводами 45 будут записаны соответствующие этим адресам значения СКО. При записи в суммирующий счетчик 37 числа М на его первом выходе формируется импульс переноса, который поступает на вторые входы сумматоров 40¹,40^М блока сравнения 25. Под действием этого импульса в сумматоре 10¹ происходит вычисление ошибки -=E₁, которая поступает на вход компаратора 41¹, который работает по следующему алгоритму: если Е₁ > 0, то на выходе компаратора 41¹формируется сигнал логической 1, если Е₁ < 0, то на выходе компаратора 41¹ формируется сигнал логического 0. При наличии на выходе компаратора 41¹ логической 1 ключ 42¹ замыкается в положение 2 и на его выходе появляется значение СКО (меньшее из двух сравниваемых значений СКО).

При наличии на выходе компаратора 41¹ логического нуля ключ 42¹замыкается в положение 1, при котором на его выход проходит значение СКО .

Сигнал с выхода компаратора 41¹ поступает также на третий вход ключа 44¹ блока формирования адреса 27. Если на выходе компаратора 41¹ сигнал равен логической 1, то ключ 44¹ переключается в положение 2 (см.фиг.4) и на его выходе появляется адрес, соответствующий значению СКО при логическом 0 на выходе компаратора 41¹ ключ 44¹переключается в положение 1 и на его выходе появляется адрес, соответствующий значению СКО .

Наименьшее из двух сравниваемых значений СКО с выхода ключа 42¹подается на первые входы сумматора 40² и ключа 42², в которых это значение СКО аналогичным вышеописанному способом сравнивается со значением СКО На выходе ключа 42² появляется наименьшее из значений СКО, которое сравнивается со следующим значением СКО, записанным во второй линии задержки с отводами 45. Аналогичным образом на выходе ключа 44² блока формирования адреса 27 появляется адрес, соответствующий наименьшему из сравниваемых значений СКО. По окончании процесса сравнивания ошибок на выходе компаратора 41^М появляется сигнал (логическая 1 или логического 0), по которому на выходе ключа 44^Мпоявляется адрес, по которому в блоке управления фазовыми корректорами 13 записано значение ИХ ФНЧ 7,8,9,10, соответствующее наименьшей из сравниваемых величине СКО.

Таким образом, осуществляется процедура адаптивной настройки компромиссного корректора неравномерности ГВЗ канала связи, выполненного на основе ФНЧ 7,8,9,10. Совокупность адаптивно-настраиваемого по критерию минимума СКО компромиссного корректора и адаптивного корректора позволяет с высокой точностью компенсировать линейные искажения в канале связи, уменьшив тем самым величину межсимвольных искажений, оказывающих основное влияние на помехозащищеность дискретных сигналов при скоростях передачи свыше 4800 бит/с.

Регулировка коэффициента усиления усилителя с автоматической регулировкой уровня 2 осуществляется следующим образом.

Квадрат модуля огибающей принимаемого сигнала с выхода сумматора 22 подается на вход интегратора 28, усредняющего значения принимаемого сигнала для исключения ложных подстроек коэффициента усиления усилителя с автоматической регулировкой уровня 2 при приеме АФМ и КАМ сигналов. Усредненное значение принимаемого сигнала в сумматоре 29 сравнивается с эталонным напряжением U_э2, равным номинальному уровню принимаемого сигнала.

Алгоритм регулировки коэффициента усиления усилителя с автоматической регулировкой уровня 2 имеет следующий вид: К_n+1 K_n +_n где K_n коэффициент усиления в n-ый момент времени; - коэффициент адаптации; _n U_пр U_эт1 ошибка оценивания амплитуды принимаемого сигнала; U_пр Z(t)/dt Данный алгоритм в заявляемом устройстве реализуется с помощью умножителя 30, сумматора 31 и элемента задержки 32.

Вычисленное значение коэффициента усиления с выхода сумматора 31 поступает в цифровом виде на второй вход усилителя с автоматической регулировкой уровня 2, поддерживая тем самым постоянный уровень принимаемого сигнала на входе аналого-цифрового преобразователя 3.

Формула изобретения

1. ЦИФРОВОЙ АДАПТИВНЫЙ ПРИЕМНИК ДИСКРЕТНЫХ СИГНАЛОВ, содержащий усилитель с АРУ, выход которого соединен с входом аналого-цифрового преобразователя (АЦП), адаптивный корректор и декодер, отличающийся тем, что введены полосовой фильтр, первый, второй, третий и четвертый умножители, генератор, первый, второй, третий и четвертый фильтры низких частот, первый, второй, третий, четвертый, пятый, шестой сумматоры, блок управления фазовым корректором, блок коммутации, преобразователь сигнала с линейной частотной модуляцией, блок выделения синхросигналов, дескремблер, блок вычисления ошибки, блок сравнения, линия задержки с отводами, блок формирования адреса, интегратор и элемент задержки, причем вход полосового фильтра является входом устройства, а выход соединен с первыми входами первого и второго умножителей, вторые входы которых соединены с соответствующими выходами генератора, выход первого умножителя подключен к первым входам первого и второго фильтров низких частот, вторые входы которых соединены с входом блока управления фазовыми корректорами и первыми входами третьего и четвертого фильтров низких частот, вторые входы которых соединены с выходом второго умножителя, выход первого фильтра низких частот соединен с первым входом первого сумматора, второй вход которого подключен к выходу третьего фильтра низких частот, соединен с первым входом второго сумматора, второй вход которого соединен с выходом четвертого фильтра низких частот, выход первого сумматора подключен к первому входу блока коммутации, первому и второму входам третьего умножителя, второй вход блока коммутации соединен с выходом второго сумматора, первым и вторым входами четвертого умножителя, первый выход блока коммутации соединен с первым выходом преобразователя сигнала с линейной частотной модуляцией, первым входом блока выделения синхросигналов и первым входом адаптивного корректора, второй вход которого подключен к второму входу блока выделения синхросигналов, второму выходу преобразователя сигнала с линейной частотной модуляцией и второму выходу блока коммутации, третий и четвертый выходы которого соединены соответственно с первым и вторым входами преобразователя сигнала с линейной частотной модуляцией, первый и второй выходы адаптивного корректора соединены соответственно с первым и вторым входами декодера, выход которого соединен с входом дескремблера, выход которого является выходом устройства, выход шестого сумматора подключен к второму входу усилителя с АРУ и входу элемента задержки, выход которого соединен с первым входом второго сумматора, выход третьего и четвертого умножителей подключены к входам третьего сумматора, выход которого соединен с первым входом четвертого сумматора и входом интегратора, выход четвертого сумматора, второй выход которого является первым входом эталонного напряжения, соединен с первым входом блока вычисления ошибки, второй вход которого является входом частоты дискретизации, первый выход блока вычисления ошибки соединен с первым входом блока сравнения, второй вход которого подключен к второму выходу блока вычисления ошибки, третий выход которого соединен с входом линии задержки с отводами, M выходов которой соединены с первыми M входами блока формирования адреса, M вторых входов которого соединены с M выходами блока сравнения, четвертый выход блока вычисления ошибки соединен с выходом блока формирования адреса и входом блока управления фазовыми корректорами, выход интегратора соединен с первым входом пятого сумматора, второй вход которого является вторым входом эталонного напряжения, выход пятого сумматора соединен с первым входом пятого умножителя, выход которого подключен к второму входу шестого сумматора, второй вход пятого умножителя является соответствующим входом устройства.

2. Цифровой адаптивный приемник по п.1, отличающийся тем, что блок вычисления ошибки содержит вычитающий и суммирующий счетчик, элемент задержки, накопитель и два умножителя, первый и второй входы первого умножителя объединены и являются первым входом блока вычисления ошибки, вторым входом которого является вход вычитающего счетчика, выход которого соединен с входами суммирующего счетчика, элемента задержки и первым входом накопителя, второй вход которого соединен с его выходом и первым входом второго умножителя, второй вход которого является входом постоянного сигнала, а выход является первым выходом блока вычисления ошибки, третьим выходом которого является первый выход суммирующего счетчика, второй выход которого является вторым выходом второго блока вычисления ошибки, третьим выходом которого является выход элемента задержки.

3. Цифровой адаптивный приемник по п. 1, отличающийся тем, что блок сравнения содержит линию задержки с отводами, состоящую из M последовательно соединенных элементов задержки, M сумматоров, M компараторов и M-1 ключей, причем первым входом блока сравнения является вход линии задержки с отводами, объединенными с первым входом первого сумматора и первым входом первого ключа, второй вход которого соединен с вторым входом первого сумматора и первым отводом линии задержки с отводами, третьи входы всех M сумматоров соединены друг с другом и образуют второй вход блока сравнения, выход первого сумматора соединен с входом первого компаратора, выход которого соединен с третьим входом первого ключа и является первым выходом блока сравнения, вторым выходом которого является выход второго компаратора, соединенного с третьим входом второго ключа, первый вход которого соединен с первым входом второго сумматора и выходом первого ключа, вторые входы второго сумматора и второго ключа соединены с вторым отводом линии задержки с отводами, выход второго компаратора соединен с третьим входом второго ключа, выход второго сумматора соединен с входом второго компаратора, выход M-1 ключа соединен с первым входом M-го сумматора, второй вход которого соединен с последним отводом линии задержки с отводами, выход M-го сумматора соединен с входом M-го компаратора, выход которого является M-м выходом блока сравнения.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4