Вычислительная система

Вычислительная система

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при построении систем широкого назначения на базе множества микропроцессоров. В предлагаемой вычислительной системе достигается повышение производительности и расширение функциональных возможностей. Это обеспечивается, во-первых, за счет увеличения одновременно работающих микропроцессоров, реализующих распределенную обработку информации, и, во-вторых, в результате автоматической организации их гибкого взаимодействия, обеспечивающего распараллельное выполнение операций. Для этого вычислительная система содержит M вычислительных блоков, каждый из которых содержит M микропроцессорных модулей, M модулей локальной памяти и контроллер ввода-вывода, а также управляющий процессор, главный коммутатор и M модулей общей памяти. 1 з. п. ф-лы, 5 табл. 15 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении систем широкого назначения на базе множества микропроцессором (МП).

Известны многопроцессорные системы, построенные из нескольких традиционных процессоров с общей оперативной памятью. При этом соединение процессоров и памяти организуется через общую магистраль или через специальный коммутатор (который, в частности, может быть реализован в составе многовходовой памяти).

Число процессоров в таких системах невелико ввиду ограниченной пропускной способности магистрали или из-за высокой стоимости коммутатора при большом числе коммутируемых устройств. Другими недостатками подобных систем являются сложная организация управления ресурсами, трудности распределения задач между процессорами и необходимость специальных механизмов синхронизации процессоров. Для облегчения решения этих проблем один из процессоров временно или постоянно назначается ведущим, входит в привилегированный режим и получает доступ к системным очередям, таблицам и управляющим программам. Обычно взаимодействие между процессорами осуществляется с помощью запуска задач (подзадач) и обмена сообщениями через память.

С целью повышения степени распараллеливания задач были разработаны матричные системы (ILLIAC-4, BSP, ПС-2000) и конвейерные процессоры (CDC STAR, CRAY). Матричная система содержит множество процессорных элементов (арифметических устройств), которые жестко (покомандно) управляются из единого центрального устройства управления. Обрабатываемые данные распределены по модулям локальной памяти процесcорных элементов. Эффективное использование большого числа процессорных элементов достигается только для определенного класса задач и алгоритмов при их соответствующей подготовке.

Недостатком таких систем является интенсивный поток управляющей информации, поскольку выполнение каждой операции в процессорном элементе задается командой из центрального устройства управления. Недостатком является также интенсивные потоки данных между процессорными элементами при выполнении тех операций, которые требуют перегруппировки данных (например, при перемножении матриц). Большое число процессорных элементов при их централизованном управлении эффективно используются только в задачах определенного класса, поэтому такие системы считаются специализированными.

Для повышения эффективности подобных систем и расширения сферы их применения предлагались различные усовершенствования. Например, для упрощения функций центрального устройства управления в машине ПС-2000 в каждый процессорный элемент введено устройство адресной арифметики. Кроме того, в каждом процессорном элементе расширены функции узла активации и увеличена регистровая память. В машине М-10 с целью расширения функциональных возможностей системы при почти неизменной структуре оборудования ввели дополнительный режим управления. В этом режиме центральное устройство управления выдает процессорным элементам не единую команду, а связку команд ("векторную" команду), так что каждый процессорный элемент выполняет отдельную, предназначенную ему команду из связки. При этом соответственно усложняется оборудование сопряжения устройств.

Подобные усовершенствования хотя и придают гибкость работе системы, но не могут устранить принципиальных недостатков, связанных с полной централизацией управления и интенсивным потоком управляющей информации между центральным устройством управления и процессорными элементами. Процессорные элементы выполняют функции арифметических устройств и не способны к автономной работе по выполнению некоторых функций. Это ограничивает функциональные возможности системы.

Появление дешевых однокристальных 16- и 32-разрядных МП позволяет снизить аппаратные затраты, стоимость и габариты многопроцессорных систем. Ввиду того, что универсальные МП являются устройствами, предназначенными для автономного выполнения собственных программ, в мультимикропроцессорных системах обычно отсутствует центральное устройство управления. Взаимодействие МП осуществляется обычно через общую память с помощью механизма межпроцессорных прерываний. Для организации их совместной работы один из МП назначается ведущим. В мультимикропроцессорных системах для снижения нагрузки на общую магистраль и повышения степени параллельности следует предоставить локальный модуль памяти каждому МП.

Известна система, построенная из нескольких МП с локальной памятью, подключенных к общей памяти через общую магистраль. Причем для повышения производительности системы за счет снижения конфликтов циклы работы МП, магистрали и общей памяти согласованы таким образом, что до четырех МП могут параллельно без конфликтов работать с общей памятью. Тем не менее ввиду ограниченной пропускной способности магистрали число объединяемых МП не может превышать четырех-семи. Кроме того, ввиду отсутствия центрального устройства управления и параллельных каналов обмена информацией в этой системе невозможно организовать синхронную работу МП для параллельного выполнения трудоемких алгоритмов над большими массивами и сложными структурами данных.

Однако возможности эффективной организации совместной работы в таких системах ограничены пропускной способностью общей шины, связывающей МП с общей памятью, где размещаются их общие переменные.

Для устранения этого ограничения в других вычислительных системах, содержащих множество процессоров, работающих в так называемом режиме МКМД "множество команд множество данных", для осуществления программной синхронизации их работы применяется специальный управляющий процессор со своей управляющей памятью, отслеживающий граф последовательного исполнения фрагментов программы. Причем точками синхронизации являются точка входа в подпрограмму и точка выхода из подпрограммы. Исполнительными процессорами обработки данных являются МП, способные независимо исполнять набор инструкций. Однако управляющий процессор не обладает возможностью пошагового, синхронного управления микропроцессорными элементами, что ограничивает область применения этих систем.

Наиболее близким по технической сущности и достигаемому эффекту к изобретению является устройство, содержащее группу из N микропроцессорных модулей (МПМ) (N < 7), группу из N модулей локальной памяти (МЛП), контроллер ввода-вывода, модуль общей памяти, причем каждый МПМ соединен первой группой информационных и управляющих входов-выходов соответственно с группой информационных и управляющих входов-выходов МЛП, вторые группы информационных и управляющих входов-выходов каждого МПМ соединены с группой информационных и управляющих входов-выходов модуля общей памяти, а третья группа информационных и управляющих входов-выходов одного из N МПМ соединена с входом контроллера ввода-вывода.

Недостатками такой системы являются ограниченное (до четырех-семи) число одновременно работающих МП и ограниченные функциональные возможности ввиду неприспособленности системы для высокопараллельной обработки больших массивов и сложных структур данных.

Задача, на решение которой направлено изобретение, состоит в повышении производительности и расширении функциональных возможностей вычислительной системы за счет увеличения числа одновременно работающих на базе общей шины групп МП и организации гибкого их взаимодействия посредством специального управляющего процессора и коммутаторов при обработке больших массивов простых и сложных структур данных.

Поставленная задача достигается тем, что в вычислительную систему, содержащую первый вычислительный блок, включающий N МПМ, N МЛП и контроллер ввода-вывода, причем первая группа информационных и управляющих входов-выходов каждого МПМ соединена соответственно с группой информационных и управляющих входов-выходов каждого МЛП, вторая группа информационных и управляющих входов-выходов первого из N МПМ соединена с группой информационных и управляющих входов-выходов контроллера ввода-вывода, а третьи группы информационных и управляющих входов-выходов N МПМ являются первыми группами информационных и управляющих входов-выходов первого вычислительного блока, введены М 1 вычислительных блоков, управляющий процессор, главный коммутатор и М модулей общей памяти, каждый из которых включает N входных коммутаторов и N модулей оперативной памяти (МОП), причем четвертые группы информационных и управляющих входов-выходов N МПМ являются соответственно с второй по (N + 1)-ю группами информационных и управляющих входов-выходов каждого вычислительного блока, а пятые группы информационных и управляющих входов-выходов N МПМ являются соответственно с (N + 2)-й по (2N + 1)-ю группами информационных и управляющих входов-выходов каждого вычислительного блока, N x M групп информационных и управляющих входов-выходов управляющего процессора соединены соответственно с второй по (N + 1)-ю группами информационных и управляющих входов-выходов каждого из М вычислительных блоков, первая группа информационных и управляющих входов-выходов М вычислительных блоков соединена соответственно с первой по М-ю группами информационных и управляющих входов-выходов главного коммутатора, первая группа информационных и управляющих входов-выходов N входных коммутаторов соединена соответственно с группой информационных и управляющих входов-выходов N МОП, вторые группы информационных и управляющих входов-выходов N входных коммутаторов являются соответственно с первой по N-ю группами информационных и управляющих входов-выходов каждого модуля общей памяти, третья группа информационных и управляющих входов-выходов N входных коммутаторов является соответственно с (N + 1)-й по 2N-ю группами информационных и управляющих входов-выходов каждого модуля общей памяти, а с первой по N-ю группы информационных и управляющих входов-выходов М модулей общей памяти соединены соответственно с (N + 2)-й по (2N + 1)-ю группами информационных и управляющих входов-выходов М вычислительных блоков и с (N + 1)-й по 2N-ю группы информационных и управляющих входов-входов М модулей общей памяти соединены соответственно с (М + 1)-й по N(M + 1)-ю группами информационных и управляющих входов-выходов главного коммутатора, информационный вход-выход управляющего процессора образует информационный вход-выход вычислительной системы.

Управляющий процессор содержит блок конвейерных регистров команд и данных, блок дешифрации команд, блок микропрограммного управления, блок буферных регистров микрокоманд, блок конвейерных регистров памяти микрокоманд, модуль памяти микрокоманд, дешифратор выбора конвейерных регистров, мультиплексор сигналов условий, дешифратор выбора регистров связи, буферный регистр операнда, арифметико-логическое устройство (АЛУ), блок модификации адреса памяти команд и данных, блок сравнения, блок буферных регистров связи, буферный регистр данных, межбуферный регистр связи, буферный регистр адреса, блок обработки прерываний, блок выдачи сигналов синхронизации, МЛП команд и данных, контроллер оперативной памяти, буферный регистр связи, синхронизатор, причем первая группа разрядов информационного выхода блока конвейерных регистров памяти микрокоманд соединена с группой информационных входов блока буферных регистров микрокоманд, вторая группа разрядов с группой входов дешифратора выбора регистров связи, третья группа разрядов с группой управляющих входов блока буферных регистров связи, четвертая группа разрядов с первой группой входов блока сравнения, пятая группа разрядов с первой группой информационных входов мультиплексора сигналов условий, шестая группа разрядов с первой группой входов блока модификации адреса памяти команд и данных, седьмая группа разрядов с первой группой информационных входов АЛУ, восьмая группа разрядов с первой группой входов блока микропрограммного управления, девятая группа разрядов с группой информационных входов блока конвейерных регистров команд и данных, десятая группа разрядов с первой группой входов блока дешифрации команд, одиннадцатая группа разрядов с группой входов дешифратора выбора конвейерных регистров, двенадцатая группа разрядов с первой группой информационных входов буферного регистра операндов, тринадцатая группа разрядов с первой группой входов блока обработки прерываний, четырнадцатая группа разрядов с первой группой информационных входов буферного регистра адреса, пятнадцатая группа разрядов с первой группой входов контроллера оперативной памяти, шестнадцатая группа разрядов с первой группой информационных входов буферного регистра данных, семнадцатая группа разрядов с первой группой информационных входов буферного регистра связи, восемнадцатая группа разрядов с первой группой входов блока выдачи сигналов синхронизации, девятнадцатая группа разрядов с управляющим входом межбуферного регистра связи, первая и вторая группы выходов блока конвейерных регистров команд и данных соединены соответственно с второй группой входов блока дешифрации команд и второй группой информационных входов АЛУ, первая группа информационных входов-выходов блока конвейерных регистров команд и данных соединена с второй группой информационных входов буферного регистра операнда, второй группой информационных входов-выходов буферного регистра данных, первой группой информационных входов-выходов МЛП команд и данных, второй группой входов контроллера оперативной памяти, второй группой информационных входов-выходов буферного регистра связи и группой информационных входов модуля памяти микрокоманд, вторая группа информационных входов-выходов блока конвейерных регистров команд и данных соединена с третьей группой информационных входов АЛУ, первой группой информационных входов-выходов блока буферного регистра связи, с второй группой входов блока модификации адреса памяти команд и данных, второй группой входов блока выдачи сигналов синхронизации и четвертой группой входов блока сравнения, выход дешифратора выбора конвейерных регистров соединен с группой управляющих входов блока конвейерных регистров команд и данных, первая и вторая группы управляющих выходов блока микропрограммного управления соединены соответственно с первой группой управляющих входов блока дешифрации команд и группой управляющих входов блока буферных регистров микрокоманд, третья группа выходов блока микропрограммного управления соединена с группой управляющих входов модуля памяти микрокоманд, группа выходов блока дешифрации команд, группа выходов блока буферных регистров микрокоманд и первая группа выходов блока сравнения образуют вторую группу входов блока микропрограммного управления, выход модуля памяти микрокоманд соединен с информационным входом блока конвейерных регистров памяти микрокоманд, управляющий выход мультиплексора сигналов условий соединен с входом сигналов условий блока микропрограммного управления, выход дешифратора выбора регистров связи соединен с второй группой управляющих входов блока буферных регистров связи, группа выходов буферного регистра операнда соединена с четвертой группой информационных входов АЛУ, управляющий выход АЛУ и управляющий выход блока обработки прерываний соединены соответстенно с вторым и третьим управляющими входами мультиплексора сигналов условий, группа информационных входов-выходов АЛУ соединена с первой группой информационных входов-выходов межбуферного регистра связи и группой информационных входов-выходов буферного регистра данных, вторая группа входов-выходов блока модификации адреса памяти команд и данных соединена с вторыми группами информационных входов-выходов межбуферного регистра связи, буферного регистра адреса, блока обработки прерываний, выход группы буферного регистра адреса соединен с третьей группой входов контроллера оперативной памяти, выход которого соединен с управляющим входом МЛП команд и данных, первая группа выходов блока обработки прерываний соединена с третьей группой входов блока сравнения, первая группа выходов блока выдачи сигналов синхронизации соединена с второй группой входов блока сравнения, выход синхронизатора соединен с синзронизирующими входами блока конвейерных регистров команд и данных, блока дешифрации команд, блока микропрограммного управления, блока буферных регистров микрокоманд, блока конвейерных регистров памяти микрокоманд, дешифратора выбора конвейерных регистров, буферного регистра операнда, АЛУ, блока модификации адреса памяти команд и данных, блока сравнения, блока буферных регистров связи, буферного регистра данных, межбуферного регистра связи, буферного регистра адреса, блока обработки прерываний, блока выдачи сигналов синхронизации, буферного регистра связи, третья группа информационных входов-выходов буферного регистра связи является внешней магистралью данных управляющего процессора, с второй по (1 + + М * N)-ю группы информационных входов-выходов блока буферных регистров связи, с второго по (1 + MN)-й управляющие выходы блока выдачи сигналов синхронизации и с второго по (1 + MN)-й управляющие входы блока обработки прерываний образуют соответственно группы информационных и управляющих входов-выходов управляющего процессора, управляющие разряды групп информационных и управляющих входов-выходов управляющего процессора объединены через элемент МОНТАЖНОЕ ИЛИ с входом синхронизатора, второй выход дешифратора выбора регистров связи соединен с вторым входом синхронизатора.

МПМ содержит второй буферный регистр адреса, второй буферный регистр данных, вторую и третью защелки, контроллер резидентной шины, контроллер однопользовательской шины, четвертую и пятую группы информационных и управляющих входов-выходов, причем группа адресных выходов МП соединена с информационным входом второго буферного регистра адреса, разряды группы разрешения адреса выходов блока декодирования и управления соединены соответственно с входом контроллера резидентной шины и входом контроллера однопользовательской шины, первый разряд группы управляющих выходов контроллера резидентной шины соединен с управляющим входом второго буферного регистра адреса, второй разряд с управляющим входом второго буферного регистра данных, информационные выходы второго буферного регистра данных соединены с информационным входом второй защелки, а информационный выход последней соединен с информационными входами-выходами данных МП, которые подключены к информационным входам второго буферного регистра данных, информационные выходы третьей защелки соединены с информационными входами-выходами данных МП, информационные выходы данных МП, а также управляющий вход-выход контроллера однопользовательской шины, информационный вход третьей защелки образуют четвертую группу информационных и управляющих входов-выходов МПМ, выход второго буферного регистра адреса, информационный вход-выход второго буферного регистра данных и третий разряд группы управляющих выходов контроллера резидентной шины образуют пятую группу информационных и управляющих входов-выходов МПМ.

Входной коммутатор содержит схему сравнения, элемент И-ИЛИ, первый, второй, третий и четвертый элементы И, первый, второй, третий и четвертый блоки магистральных элементов, первую, вторую и третью группы информационных и управляющих входов-выходов. Первая группа информационных и управляющих входов-выходов входного коммутатора образуется группами выходов первого и четвертого блоков магистральных элементов и информационных входов второго и третьего блоков магистральных элементов. Вторая группа информационных и управляющих входов-выходов входного коммутатора образуется группами информационных входов первого блока магистральных элементов и выходов второго блока магистральных элементов, а управляющие входы соединены соответственно с первыми входами первого и второго элементов И. Третья группа информационных и управляющих входов-выходов входного коммутатора образуется группами информационных входов четвертого блока магистральных элементов и выходов третьего блока магистральных элементов, а управляющие входы соединены соответственно с первыми входами третьего и четвертого элементов И. Разряд запроса второй группы информационных и управляющих входов-выходов и разряд запроса третьей группы информационных и управляющих входов-выходов соединены соответственно с первыми и вторыми входами схемы сравнения и первой группы И элемента И-ИЛИ. Первый и второй выходы схемы сравнения соединены соответственно с третьим входом первой группы И элемента И-ИЛИ и входом второй группы И элемента И-ИЛИ. Выход элемента И-ИЛИ соединен с вторыми входами первого и второго элементов И. Выход первого элемента И и выход второго элемента И соединены соответственно с управляющим входом первого и второго блоков магистральных элементов. Третий выход схемы сравнения соединен с вторыми входами третьего и четвертого элементов И, а выходы последних соединены соответственно с управляющим входом третьего и четвертого блоков магистральных элементов.

Главный коммутатор содержит М блоков коммутации, с первой по М-ю группы информационных и управляющих входов-выходов, с (М + 1)-й по N(M + 1)-ю группы информационных и управляющих входов-выходов.

С первой по М-ю группы информационных и управляющих входов-выходов главного коммутатора соединены соответственно с первой по М-ю группами информационных и управляющих входов-выходов М блоков коммутации. С (М + 1)-й по (N + M)-ю группы информационных и управляющих входов-выходов главного коммутатора соединены соответственно с (М + 1)-й по (N + M)-ю группами информационных и управляющих входов-выходов первого блока коммутации. С (N + M + 1)-й по (N + M + 4)-ю группы информационных и управляющих входов-выходов главного коммутатора соединены соответственно с (М + 1)-й по (N + M)-ю группами информационных и управляющих входов-выходов второго блока коммутации. С (N * M + 1)-й по N(M + 1)-ю группы информационных и управляющих входов-выходов главного коммутатора соединены соответственно с (М + 1)-й по (N + M)-ю группами информационных и управляющих входов-выходов М-го блока коммутации. Вторая группа разрядов и нулевой разряд управляющего выхода первого блока коммутации соединены с второй группой управляющего входа второго блока коммутации, третья группа разрядов и нулевой разряд с М-й группой управляющего входа третьего блока коммутации, М-я группа разрядов и нулевой разряд с первой группой управляющего входа М-го блока коммутации. Первая группа разрядов и нулевой разряд управляющего выхода второго блока коммутации соединены с первой группой управляющего входа первого блока коммутации, третья группа разрядов и нулевой разряд с второй группой управляющего входа третьего блока коммутации, М-я группа разрядов и нулевой разряд М-й группой управляющего входа М-го блока коммутации. Первая группа разрядов и нулевой разряд управляющего выхода третьего блока коммутации соединены с М-й группой управляющего входа первого блока коммутации, вторая группа разрядов и нулевой разряд с первой группой управляющего входа второго блока коммутации, М-я группа разрядов и нулевой разряд с второй группой управляющего входа М-го блока коммутации. Первая группа разрядов и нулевой разряд управляющего выхода М-го блока коммутации соединены с второй группой управляющего входа первого блока коммутации, вторая группа разрядов и нулевой разряд с М-й группой управляющего входа второго блока коммутации, третья группа разрядов и нулевой разряд с первой группой управляющего входа третьего блока коммутации.

Повышение производительности вычислительной системы достигается путем увеличения числа параллельно функционирующих вычислительных модулей, объединенных главным коммутатором, и организации параллельной работы модулей общей памяти с МПМ с помощью управляющего процессора, введением в последний параллельно функционирующих АЛУ, модификации адреса команд и микрокоманд, обработки прерываний, а также организации конвейерного режима исполнения как обычных, так и векторно-матричных операций.

Расширение функциональных возможностей вычислительной системы достигается путем увеличения возможного числа путей обмена информацией между модулями общей оперативной памяти и МПМ, синхронизации во времени передаваемых данных при переключении таких путей с помощью МПМ и управляющего процессора, путем введения микропрограммной памяти с перезаписью и организации аппаратной поддержки реализации структур внутреннего языка высокого уровня в управляющем процессоре.

На фиг. 1 представлена функциональная схема предлагаемой вычислительной системы; на фиг. 2 функциональная схема управляющего процессора; на фиг. 3 блока конвейерных регистров команд и данных; на фиг. 4 блока дешифрации команд; на фиг. 5 блока сравнения; на фиг. 6 блока буферных регистров связи; на фиг. 7 блока выдачи сигналов синхронизации; на фиг. 8 функциональная схема МПМ; на фиг. 9 функциональная схема входного коммутатора; на фиг. 10 функциональная схема главного коммутатора; на фиг. 11 функциональная схема первого блока коммутации; на фиг. 12 второго узла выбора модуля памяти; на фиг. 13 показаны пути передачи информации.

Вычислительная система (фиг. 1) содержит вычислительные блоки 1.1-1.М, включающие МПМ 2.1-2.N, МЛП 3.1-3.N и контроллер 4 ввода-вывода, управляющий процессор 5, модули 6.1-6.М общей памяти, каждый из которых включает входные коммутаторы 7.1-7. N, МОП 8.1-8. N, и главный коммутатор 9. Первые группы 10.1-10.N информационных и управляющих входов-выходов каждого из МПМ 2.1-2.N соединены соответственно с группой информационных и управляющих входов-выходов каждого из МЛП 3.1-3.N. Вторая группа 11.1 информационных и управляющих входов-выходов первого 2.1 из N МПМ в каждом вычислительном блоке 1.1-1.М соединена с группой информационных и управляющих входов-выходов контроллера 4 ввода-вывода. Третьи группы 12.1-12.N информационных и управляющих входов-выходов МПМ 2.1-2.N являются первыми группами 15.1-15.М информационных и управляющих входов-выходов вычислительных блоков 1.1-1.М. Четвертые группы 13.1-13. N информационных и управляющих входов-выходов МПМ 2.1-2.N являются соответственно с второй 16.1.М по (N + 1)-ю 16.N.M группами информационных и управляющих входов-выходов каждого из вычислительных блоков 1.1-1.М. Пятые группы 14.1-14. N информационных и управляющих входов-выходов МПМ 2.1-2.N являются соответственно с (N + 2)-й 17.1.М по (2N + 1)-ю 17.N.M группами информационных и управляющих входов-выходов каждого из вычислительных блоков 1.1-1. М. С второй 16.1.М по (N + 1)-ю 16.N.M группы информационных и управляющих входов-выходов вычислительных блоков 1.1-1.М соединены соответственно с M * N группами информационных и управляющих входов-выходов управляющего процессора 5. Первая группа 15.1 информационных и управляющих входов-выходов каждого из вычислительных блоков 1.1-1.М соединена соответственно с первой 15.1 по М-ю 15.М группами информационных и управляющих входов-выходов главного коммутатора 9. Первая группа 18.1 информационных и управляющих входов-выходов входных коммутаторов 7.1-7.N в каждом модуле 6.1-6.М общей памяти соединена соответственной с группой информационных и управляющих входов-выходов МОП 8.1-8.N. Вторые группы 19.1-19.N информационных и управляющих входов-выходов входных коммутаторов 7.1-7.N являются соответственно с первой 17.1. М по N-ю 17.N.M группами информационных и управляющих входов-выходов каждого модуля 6.1-6.М общей памяти. Третьи группы 20.1-20.N информационных и управляющих входов-выходов входных коммутаторов 7.1-7.N являются соответственно с (N + 1)-й 21.1.М по 2N-ю 21.N.M группами информационных и управляющих входов-выходов каждого модуля общей памяти. С (N + 2)-й 17.1.М по (2N + 1)-ю 17. N. M группы информационных и управляющих входов-выходов вычислительных блоков 1.1-1.М соединены соответственно с первой 17.1.M по N-ю 17.N. M группами информационных и управляющих входов-выходов модулей 6.1-6.М общей памяти. С (N + 1)-й 21.1.М по 2N-ю 21.N.M группы информационных и управляющих входов-выходов модулей 6.1-6.М общей памяти соединены соответственно с (М + 1)-й 21.1.М по N(M + 1)-ю 21.N.M группами информационных и управляющих входов-выходов главного коммутатора 9. Информационный вход-выход 22 управляющего процессора 5 образует информационный вход-выход вычислительной системы.

Управляющий процессор 5 (фиг. 2) содержит блок 23 конвейерных регистров команд и данных, блок 24 дешифрации команд, блок 25 микропрограммного управления, блок 26 буферных регистров микрокоманд, блок 27 конвейерных регистров памяти микрокоманд, модуль 28 памяти микрокоманд, дешифратор 29 выбора конвейерных регистров, мультиплексор 30 сигналов условий, дешифратор 31 выбора регистров связи, буферный регистр 32, АЛУ 33, блок 34 модицикации адреса памяти команд и данных, блок 35 сравнения, блок 36 буферных регистров связи, буферный регистр 37 данных, межбуферный регистр 38 связи, буферный регистр 39 адреса, блок 40 обработки прерываний, блок 41 выдачи сигналов синхронизации, МЛП 42 команд и данных, контроллер 43 оперативной памяти, буферный регистр 44 связи, синхронизатор 45.

Первая группа разрядов информационного выхода блока 27 конвейерных регистров памяти микрокоманд соединена с группой информационных входов блока 26 буферных регистров микрокоманд, вторая группа разрядов с группой входов дешифратора 31 выбора регистров связи, третья группа разрядов с группой 46 управляющих входов блока 36 буферных регистров связи, четвертая группа разрядов с первой группой 47 входов блока 35 сравнения, пятая группа разрядов с первой группой 48 информационных входов мультиплексора 30 сигналов условий, шестая группа разрядов с первой группой 49 входов блока 34 модификации адреса памяти команд и данных, седьмая группа разрядов с первой группой 50 информационных входов АЛУ 33, восьмая группа разрядов с первой группой 51 входов блока 25 микропрограммного управления, девятая группа разрядов с группой 52 информационных входов блока 23 конвейерных регистров команд и данных, десятая группа разрядов с группой 53 входов блока 24 дешифрации команд, одиннадцатая группа разрядов с группой входов дешифратора 29 выбора конвейерных регистров, двенадцатая группа разрядов с первой группой 54 информационных входов буферного регистра 32 операндов, тринадцатая группа разрядов с первой группой 55 входов блока 40 обработки прерываний, четырнадцатая группа разрядов с первой группой 56 информационных входов буферного регистра 39 адреса, пятнадцатая группа разрядов с первой группой 57 входов контроллера 43 оперативной памяти, шестнадцатая группа разрядов с первой группой 58 информационных входов буферного регистра 37 данных, семнадцатая группа разрядов с первой группой 59 информационных входов буферного регистра 44 связи, восемнадцатая группа разрядов с первой группой 60 входов блока 41 выдачи сигналов синхронизации, девятнадцатая группа разрядов с управляющим входом межбуферного регистра 38 связи. Первая 61 и вторая 62 группы выходов блока 23 конвейерных регистров команд и данных соединены соответственно с второй группой 61 входов блока 24 дешифрации команд и второй группой 62 информационных входов АЛУ 33. Первая группа 63 информационных входов-выходов блока 23 конвейерных регистров команд и данных соединена с второй группой 63 информационных входов буферного регистра 32 операндов, второй группой 63 информационных входов-выходов буферного регистра 37 данных, первой группой 63 информационных входов-выходов МЛП 42 команд и данных, второй группой 63 входов контроллера 43 оперативной памяти, второй группой 63 информационных входов-выходов буферного регистра 44 связи и группой 63 информационных входов модуля 28 памяти микрокоманд. Вторая группа 64 информационных входов-выходов блока 23 конвейерных регистров команд и данных соединена с третьей группой 64 информационных входов АЛУ 33, первой группой 64 информационных входов-выходов блока 36 буферных регистров связи, с второй группой 64 входов блока 34 модификации адреса памяти команд и данных, второй группой 64 входов блока 41 выдачи сигналов синхронизации и четвертой группой 64 входов блока 35 сравнения. Выход дешифратора 29 выбора конвейерных регистров соединен с группой 65 управляющих входов блока 23 конвейерных регистров команд и данных. Первая 66 и вторая 67 группы управляющих выходов блока 25 микропрограммного управления соединены соответственно с первой группой 66 управляющих входов блока 24 дешифрации команд и группой 67 управляющих входов блока 26 буферных регистров микрокоманд, третья группа 68 выходов блока 25 микропрограммного управления соединена с группой 68 управляющих входов модуля 28 памяти микрокоманд. Группа 69 выходов блока 24 дешифрации команд, группа 70 выходов блока 26 буферных регистров микрокоманд и первая группа 71 выходов блока 35 сравнения образуют вторую группу 72 входов блока 25 микропрограммного управления. Выход модуля 28 памяти микрокоманд соединен с информационным входом блока 27 конвейерных регистров памяти микрокоманд, управляющий выход мультиплексора 30 сигналов условий соединен с входом сигналов условий блока 25 микропрограммного управления, выход дешифратора 31 выбора регистров связи соединен с второй группой 73 управляющих входов блока 36 буферных регистров связи. Группа выходов буферного регистра 32 операндов соединена с четвертой группой 74 информационных входов АЛУ 33. Управляющий выход АЛУ и управляющий выход 75 блока 40 обработки прерываний соединены соответственно с вторым и третьим 75 управляющими входами мультиплексора 30 сигналов условий. Группа 76 информационных входов-выходов АЛУ 33 соединена с первой группой 76 информационных входов-выходов межбуферного регистра 38 связи и группой 76 информационных входов-выходов буферного регистра 37 данных. Вторая группа 77 входов-выходов блока 34 модификации адреса памяти команд и данных соединена с вторыми группами 77 информационных входов-выходов межбуферного регистра 38 связи, буферного регистра 39 адреса, блока 40 обработки прерываний. Выход группы буферного регистра 39 адреса соединен с третьей группой 78 входов контроллера 43 оперативной памяти, выход которого соединен с управляющим входом МЛП 42 команд и данных. Первая группа 79 выходов блока 40 обработки прерываний соединена с третьей группой 79 входов блока 35 сравнения. Первая группа 80 выходов блока 41 выдачи сигналов синхронизации соединена с второй группой 80 входов блока 35 сравнения. Выход 81 синхронизатора 45 соединен с синхронизирующими входами 81 блока 23 конвейерных регистров команд и данных, блока 24 дешифрации команд, блока 25 микропрограммного управления, блока 26 буферных регистров микрокоманд, блока 27 конвейерных регистров памяти микрокоманд, дешифратора 29 выбора конвейерных регистров, буферного регистра 32 операндов, АЛУ 33, блока 34 модификации адреса памяти команд и данных, блока 35 сравнения, блока 36 буферных регистров связи, буферного регистра 37 данных, межбуферного регистра 38 связи, буферного регистра 39 адреса, блока 40 обработки прерываний, блока 41 выдачи сигналов синхронизации, буферного регистра 44 связи. Третья группа 22 информационных входов-выходов буферного регистра 44 связи является внешней магистралью 22 данных управляющего процессора 5. С второй 82.1 по (1 + MN)-ю 82.MN группы информационных входов-выходов блока 36 буферных регистров связи, с второго 83.1 по (1 + MN)-й 83. MN управляющие выходы блока 41 выдачи сигналов синхронизации и с второго 84.1 по (1 + MN)-й 84.MN управляющие