Устройство для сопряжения эвм с каналом связи

Устройство для сопряжения эвм с каналом связи

Реферат

 

Изобретение относится к вычислительной технике и решает задачу снижения аппаратурных затрат при одновременном повышении помехоустойчиости. Сущность: анализируется частота появления фронтов в сигнале, снимаемом с выхода радиоприемного устройства канала связи, а передаваемое сообщение отделяется с двух сторон сигналами постоянного уровня, длительность которых превышает наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности равновероятных символов, которая в свою очередь превышает максимальную длительность сигнала постоянного уровня в сообщении, закодированном корреляционным кодом. Устройство для сопряжения ЭВМ с каналом связи содержит на передающей стороне коммутатор, триггер, задающий генератор, распределитель импульсов, блок интерфейса, блок передачи и блок формирования сигналов прерывания, на приемной стороне формирователь импульсов, блок тактовой синхронизации, блок интерфейса, блок приема, задающий генератор, блок формирования сигналов прерывания, блок управления и блок оперативной памяти, селектор сигнала. 13 ил. 1 табл.

Изобретение относится к вычислительной технике, в частности к устройствам сопряжения электронно-вычислительной машины (ЭВМ) и аппаратуры передачи данных (АПД), и может быть использовано в системе радиотелеуправления для организации обмена информацией управляющей вычислительной системы с каналом связи.

Известное устройство для сопряжения ЭВМ и АПД содержит блок передачи, блок приема, блок управления, блок синхронизации, блок интерфейса и блок формирования сигнала прерывания [1] В известном устройстве прием данных из канала связи может осуществляться в двух вариантах в режиме прямого доступа или в режиме прерывания, что обеспечивает сокращение аппаратурных затрат. Однако известное устройство не обеспечивает возможности его использования на приемной стороне радиоканала, так как оно не содержит средств для достоверного определения начала передаваемого сообщения, так как при перерыве цифрового сигнала в радиоканале на вход устройства сопряжения поступает шум, уровень которого соизмерим с уровнем цифрового сигнала, что объясняется наличием автоматической регулировки усиления в приемном устройстве радиоканала.

Наиболее близким к предлагаемому по технической сущности и достигаемому эффекту является устройство для сопряжения ЭВМ с каналом связи в составе системы для передачи и приема дискретной информации, которое содержит на передающей стороне задающий генератор, распределитель импульсов и блок вывода информации, а на приемной стороне устройство содержит формирователь, блок оперативной памяти, блок цикловой синхронизации, блок подцикловой синхронизации, блок задания синхропоследовательности, блок управления и блок тактовой синхронизации [2] В известном устройстве для осуществления цикловой синхронизации на приемной стороне радиоканала используется избыточность в передаваемых сообщениях, определяемая наличием дублирования сообщений, а также тем, что каждый элемент основного кода дополнительно кодируется корреляционным кодом. Передаваемое сообщение содержит две порции информации: основную и дублирующую, причем дублирующая отличается от основной тем, что на нее наложена синхропоследовательность путем поразрядного сложения с основной по модулю 2. При этом основной код передаваемого сообщения кодируется корреляционным кодом 1 _ 10, 0 _ 01.

Сигнал передается в канал связи в очередном цикле связи по одному разряду в каждом такте. Циклы связи имеют строго определенную длину во времени, измеряемую целым количеством тактов, и следуют друг за другом без перерыва. На приемной стороне сигнал из канала связи, представляющий собой смесь полезного сигнала и помех, накапливается в накопителе емкостью 4n разрядов, где n разрядность основной информации.

В каждом такте в накопитель заносится очередной элемент сигнала, принятый из канала связи, и исключается самый "старый" элемент, принятый 4n тактов назад.

Одновременно в каждом также предпринимается попытка внявления сигнала синхропоследовательности из содержащегося в накопителе сигнала. С этой целью сигнал разбивается на 2n групп по 2 разряда и производится декодирование корреляционного кода с целью выявления элементов основного кода сообщения, искаженного помехами. Полученный при этом сигнал разделяется на две половины, после чего определяются элементы выявленной синхропоследовательности, по степени совпадения которой с эталонной синхропоследовательностью принимается решение о наличии (подтверждении) или сбое синхронизма. При использовании таких алгоритмов в коротковолновых каналах связи вследствие многолучевости распространения радиоволн возможны вставки и выпадения отдельных символов внутреннего кода, при этом происходит сдвиг передаваемых сообщений на не целое число элементов основного кода относительно установившегося в процессе работы циклового интервала. При использовании для синхронизации избыточности передаваемых сообщений элементы синхросигнала совпадают по размерности с элементами основного кода и поэтому синхросигнал сдвигается также на дробное число элементов. Это приводит к увеличению вероятности поддержания ложного синхронизма. В связи с этим для подтверждения синхронизма необходимо кроме обнаружения синхросигнала выполнить дополнителльное условие, состоящее в подтверждении приема целого числа элементов основного кода. Определение границ элементов основного кода осуществляется с помощью подцикловой синхронизации, для осуществления которой используется явление резкого увеличения формирования ошибочных комбинаций внутреннего кода при сдвиге его кодовых комбинаций на один или другое количество разрядов, отличное от числа разрядов в кодовой комбинации. При этом попытка обнаружения синхросигнала делается только в случаях, когда принято целое число элементов основного кода.

Реализованная в устройстве двухступенчатая (подцилковая, цикловая) синхронизация по циклам работы обеспечивает высокую достоверность приема сообщений в условиях интенсивных помех в канале связи, а наложение синхропоследовательности на вторую половину сообщения исключает затраты дополнительного времени на синхронизацию. Однако при пакетировании ошибок, что может иметь место при воздействии длительной помехи, становится затруднительным правильное выявление синхропоследовательности.

Недостатком устройства является его сложность, а также снижение помехоустойчивости при возрастании средней длины пакета ошибок.

Сущность изобретения состоит в том, что анализируется частота появления фронтов в сигнале, снимаемом с выхода радиоприемного устройства канала связи, а передаваемое сообщение отделяется с двух сторон сигналами постоянного уровня, длительность которых превышает наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности равновероятных символов, которая, в свою очередь, превышает максимальную длительность сигнала постоянного уровня в сообщении, закодированном корреляционным кодом, что достигается тем, что в устройство для сопряжения ЭВМ с каналом связи, содержащее на передающей стороне задающий генератор, распределитель импульсов, блок передачи, блок интерфейса и блок формирования сигналов прерывания, соединенные соответствующими связями, на приемной стороне формирователь импульсов, блок оперативной памяти, задающий генератор, блок тактовой синхронизации, блок управления, блок приема, блок интерфейса и блок формирования сигналов прерывания, соединенные соответствующими связями, введены на передающей стороне триггер и коммутатор с соответствующими связями, на приемной стороне селектор сигнала с соответствующими связями.

На фиг.1 представлена структурная схема устройства для сопряжения ЭВМ с каналом связи.

Устройство содержит на передающей стороне 1: 3 задающий генератор, 4 распределитель импульсов, 5 блок интерфейса, 6 канал связи, 7 коммутатор "2 ->> 1", 8 триггер, 9 блок передачи, 10 блок формирования сигналов прерывания, 11 шина адреса/данных, 12 шина управления.

На приемной стороне 2 устройство содержит: 13 формирователь импульсов, 14 блок тактовой синхронизации, 15 блок интерфейса, 16 блок приема, 17 задающий генератор, 18 блок формирования сигналов прерывания, 19 блок управления, 20 селектор сигнала, 21 канал связи, 22 блок оперативной памяти, 23 шина адреса/данных, 24 шина управления.

На передающей стороне 1 первая группа входов/выходов блока 5 интерфейса является группой входов/выходов устройства для подключения к шине 11 адреса/данных. Вторая группа входов/выходов блока 5 интерфейса соединена с входами/выходами адреса/данных блока 9 передачи и блока 10 формирования сигналов прерывания. Третья группа входов/выходов блока 5 интерфейса является группой входов/выходов устройства для подключения к шине 12 управления.

Первый выход распределителя 4 импульсов соединен с входом разрешения последовательного канала и входом синхронизации обмена блока 9 передачи. Тактовый выход задающего генератора 3 соединен с входом синхронизации последовательного канала блока 9 передачи и с тактовым входом распределителя 4 импульсов. Выходы задающего генератора 3 соединены соответственно с синхровходами распределителя 4 импульсов. Вход сброса устройства соединен с входами сброса задающего генератора 3, распределителя импульсов 4, блока 9 передачи и блока 10 формирования сигналов прерывания. Выходы синхронизации, записи и чтения группы выходов блока 5 интерфейса соединены с одноименными входами блока 9 передачи и блока 10 формирования сигналов прерывания. Первый и второй выходы выбора группы выходов блока 5 интерфейса соединены с входами разрешения блока 9 передачи и блока 10 формирования сигналов прерывания соответственно.

Информационный вход блока 10 формирования сигналов прерывания соединен с выходом окончания обмена блока 9 передачи, с управляющим входом распределителя 4 импульсов. Выход последовательного канала блока 9 передачи соединен с первым входом коммутатора 7. Выход старшего разряда периферийной шины блока 9 передачи соединен с Д-входом триггера 8, инверсный выход которого соединен с вторым входом коммутатора 7. Второй выход распределителя 4 импульсов соединен с управляющим входом коммутатора 7.

Третий выход распределителя 4 импульсов является управляющим выходом устройства для переключения радиостанции канала связи в режим передачи.

Синхровход триггера 8 соединен с четвертым выходом распределителя 4 импульсов. Выход коммутатора 7 соединен с выходом устройства для подключения к манипуляционному входу передатчка канала связи. Выходы "Ответ" блока 9 передачи и блока 10 формирования сигнала прерывания соединены с одноименным входом блока 5 интерфейса. Вход стробирования СВ1 периферийной шины В1 блока 10 формирования сигналов прерывания соединен с "0" питания устройства. Выход запроса прерывания блока 10 формирования сигналов прерывания является выходом устройства для подключения к одноименному входу ЭВМ. Второй выход задающего генератора 3 соединен с входами тактового питания блока 9 передачи и блока 10 формирования сигналов прерывания. Вход разрешения прерывания и выход разрешения прерывания блока 10 формирования сигналов прерывания являются входом и выходом устройства. Первый и второй входы распределителя 4 импульсов являются управляющими входами устройства. На приемной стороне 2 первая группа входов/выходов блока 15 интерфейса является группой входов/выходов устройства для подключения к шине 23 адреса/данных. Вторая группа входов/выходов блока 15 интерфейса соединена с входами-выходами адреса/данных блока 16 приема и блока 18 формирования сигналов прерывания. Третья группа входов/выходов блока 15 интерфейса является группой входов/выходов устройства для подключения к шине 24 управления. Первый выход блока 19 управления соединен с входом разрешения последовательного канала и входом синхронизации обмена блока 16 приема. Вход сброса устройства соединен с входами сброса блока 14 тактовой синхронизации, блока 16 приема, задающего генератора 17, блока 18 формирования сигналов прерывания, блока 19 управления и селектора 20 сигнала.

Выходы синхронизации, записи и чтения группы выходов блока 15 интерфейса соединены с одноименными входами блока 16 приема и блока 18 формирования сигналов прерывания. Первый и второй выходы группы выходов блока 15 интерфейса соединены с входами разрешения блока 16 приема и блока 18 формирования сигналов прерывания соответственно.

Второй выход блока 19 управления соединен с входом синхронизации последовательного канала блока 16 приема.

Первый выход блока 14 тактовой синхронизации соединен с тактовым входом блока 19 управления, с первым входом селектора 20 сигнала и первым входом формирователя 13. Второй выход блока 14 тактовой синхронизации соединен с вторым входом формирователя 13, выход которого соединен с информационным входом блока 22 оперативной памяти и с информационным входом селектора 20 сигнала. Третий выход блока 14 тактовой синхронизации соединен с третьим входом формирователя 13 и с синхровходом блока 19 управления. Первый, второй и третий управляющие входы блока 19 управления соединены с первым, вторым и третьим управляющим выходами селектора 20 сигнала соответственно. Выходы задающего генератора 17 соединены с соответствующими синхровходами блока 19 управления, формирователя 13, селектора 20 сигнала и блока 14 тактовой синхронизации. Третий выход блока 19 управления соединен с третьим входом селектора 20 сигнала.

Вход стробирования СВ1 периферийной шины В1 блока 18 формирования сигналов прерывания соединен с "0" питания устройства.

Выход окончания обмена блока 16 приема соединен с информационным входом блока 18 формирования сигналов прерывания. Выходы ответа блока 16 приема и блока 18 формирования сигналов прерывания соединены с одноименным входом блока 15 интерфейса. Выход канала связи соединен с информационными входами формирователя 13 импульсов и блока 14 тактовой синхронизации. Выход запроса прерывания блока 18 формирования сигнала прерывания является выходом устройства для подключения к одноименному входу ЭВМ.

Адресный вход и вход строба выборки блока 22 оперативной памяти соединены соответственно с адресным выходом и четвертым выходом блока 19 управления. Вход записи/считывания блока 22 оперативной памяти соединен с третьим управляющим выходом селектора 20 сигнала.

Третий выход задающего генератора 17 соединен с входами тактового питания блока 16 приема и блока 18 формирования сигналов прерывания. Вход разрешения прерывания и выход разрешения прерывания блока 18 формирования сигналов прерывания являются входом и выходом устройства.

Временная диаграмма, иллюстрирующая работу распределителя 4 импульсов, приведена на фиг.2, где приняты следующие обозначения: 25 сигнал на третьем выходе; 26 сигнал на первом выходе; 27 стробирующий сигнал на выходе триггера 48₃; 28 сигнал на четвертом выходе; 29 сигнал управления коммутатором 7 на втором выходе; 30 цикловые импульсы на выходе D-триггера 51; 31 сигнал на выходе триггера 56; 32 сигнал на выходе D-триггера 50.

Структурная схема задающего генератора 3 приведена на фиг.3; где приняты следующие обозначения: 33 генератор импульсов, 34 распределитель импульсов, 35₁-35₈ элементы НЕ, 36 счетчик, 37, 38 элементы И, 39 элемент ИЛИ, 40 счетчик, 41 шина ввода числа, 42 дешифратор нулевого кода, 43 D-триггер, 44 шина "0" питания устройства, 45 элемент ИЛИ.

Делитель частоты (поз. 40.45) предназначен для формирования импульсов с частотой выходного последовательного кода. Распределитель 34 импульсов предназначен для преобразования последовательности импульсов, поступающей на его вход, в распределенные по отдельным шинам тактированные сигналы, номера выходов распределителя 34 импульсов соответствуют номерам тактированных сигналов (фаз распределителя) (поз. 179.186, фиг.13). Распределитель импульсов построен на 8-разрядном сдвигателе на D-триггерах, замыкаемом в кольцо. На выходах сдвигателя образуются 8 перекрывающихся тактовых последовательностей, у которых интервал перекрытия равен полупериоду входной частоты. Длительность тактированного сигнала равна периоду входной частоты (0,4 мкс), период следования 1,6 мкс.

Структурная схема распределителя 4 импульсов приведена на фиг.4, где приняты следующие обозначения: 46 счетчик, 47 дешифратор, 48₁.48₅ триггеры, 49 элемент ИЛИ, 50 D-триггер, 51 D-триггер, 52.55 элементы ИЛИ, 56 триггер, 57 элемент ИЛИ, 58₁.58₃ элементы И, 59 элемент НЕ.

Распределитель 4 импульсов совместно с задающим генератором 3 обеспечивает реализацию циклограммы работы устройства сопряжения в последовательном канале, а также циклограмму обмена устройства сопряжения с ЭВМ.

Блок 5(15) интерфейса обеспечивает связь устройства с процессором ЭВМ, имеющим магистральный параллельный интерфейс (МПИ).

Структурная схема блока 5, 15 интерфейса представлена на фиг.5, где приняты следующие обозначения: 60 элемент НЕ, 61 магистральные двунаправленные буферы (533АП6), 62 элемент НЕ, 63₁.63₅ магистральные однонаправленные буферы, 64 шина питания, 65 резистор, 66 элемент И, 67 шина адреса устройства, 68 адресный селектор (559ВТ1), 69 блок сравнения (533СП1).

Блок интерфейса анализирует поступивший в устройство сопряжения адрес и определяет его принадлежность массиву адресов устройства.

Коммутатор 7 "2->>1" предназначен для передачи в линию одного из сигналов, поступающих по двум каналам на информационные первый и второй входы коммутатора 7. Он выполнен в виде комбинационной схемы на основе элементов И-ИЛИ-НЕ. Выбор входной информации осуществляется в соответствии со значением одноразрядного адресного кода, поступающего на третий (адресный) вход коммутатора 7. Когда на третий вход коммутатора 7 поступает сигнал высокого уровня, то на выход коммутатора 7 передается информация со второго входа коммутатора 7, при этом блокируется прохождение информации с первого входа на выход коммутатора. При наличии на третьем (адресном) входе коммутатора 7 сигнала низкого уровня на выход коммутатора 7 передается информация, поступающая на его первый вход. Блоки передачи 9, приема 16 и 10 (18) формирования сигналов прерывания могут быть выполнены на интегральной микросхеме М1809ВВ1 (фиг. 6). Соответствие обозначений входов и выходов микросхемы М1809ВВ1 их функциональному назначению приведено в таблице.

Режим работы блоков 9, 16, 10, 18 задается программно посредством записи от процессора ЭВМ через шину 11 (23) адреса/данных кода настройки в регистры программного управления этих блоков.

Блок 9 передачи программируется на вывод информации в канал связи. Периферийная шина В2 выходная и придана регистру сдвига блока 9 передачи.

Блок 16 приема программируется на ввод информации из канала связи.

Блок 10 (18) формирования сигналов прерывания программируется на прием сигналов прерывания, поступающих на входы периферийной шины В1 блока 10 (18), их обработку и выполнение всех необходимых по интерфейсу процессора ЭВМ процедур прерывания.

Периферийная шина В1 входная и придана регистру прерываний. Для буферизации преобразуемых байтов параллельного кода используются буферные регистры блоков 16 приема и 9 передачи. Запись информации в буферный регистр блока 9 передачи или чтение информации из буферного регистра блока 16 приема выполняется по сигналу запроса прерывания, формируемому на одноименном выходе блока 10 (18) формирования сигналов прерывания при поступлении сигналов "Окончание обмена между регистрами" в регистр прерывания блока 10 (18) с информационных входов периферийной шины В1 этого блока, которая постоянно открыта для записи в регистр прерывания активным сигналом (низкого уровня) на входе СВ1 стробирования этой шины. Обмен информацией между шиной 11(23) адреса/данных и адресуемыми регистрами блоков 9 передачи, 16 приема и 10 (18) формирования сигналов прерывания выполняется по сигналам, вырабатываемым блоком 5 (15) интерфейса при поступлении на входы устройства сигналов с шин 11, 12(23, 24) адреса (данных) и управления магистрали ЭВМ.

В начале каждого цикла обмена на МПИ на шину 11 (23) адреса/данных устройства поступает код адреса регистра, затем данные. В каждом цикле обмена блок 5 (15) интерфейса считывает код адреса с шины 11(23) адреса/данных. Если поступивший адрес (разряды AD09.AD12) совпадает с кодом адреса устройства, установленным на шине 67 блока 5 (15) интерфейса, то единичный сигнал с выхода блока 69 сравнения записывается в адресный селектор 68, анализирующий записанные по сигналу "Обмен" значения разрядов AD07, AD08 адреса, определяющих адресное обращение к одному из блоков 9, 10, (16, 18) устройства. При этом на соответствующем выходе блока 5 (15) интерфейса появляется сигнал, означающий выбор данного блока для участия в выполнении операций записи и чтения. Обмен информацией между регистром сдвига и буферным регистром в блоках 9 передачи и 16 приема осуществляется по сдвигу байта путем отсчета числа сдвигов трехразрядным счетчиком схемы обмена микросхемы М1809ВВ1. Первоначальная установка этого счетчика на нуль делается подачей сигнала "Строб буфера", при отсутствии которого перепись блокируется. При отсутствии сигнала разрешения последовательного канала блокируются сдвиги. Импульс, свидетельствующий о cоcтоявшемcя обмене между регистром сдвига и буферным регистром, выдается с выхода окончания обмена между регистрами. В режиме переписи из регистра сдвига в буферный регистр (при приеме информации из канала связи) обмен по сдвигу байта происходит после заполнения регистра сдвига байтом информации (т.е. по каждому 8-му сдвигу), а в режиме переписи из буферного регистра в регистр сдвига (при передаче информации в канал связи) по 1-му сдвигу и далее после освобождения регистра сдвига от байта информации (т. е. по каждому 8-му сдвигу). Формирователь 13 импульсов (фиг.7) представляет собой последовательно соединенные D-триггер 70, интегратор 71, состоящий из последовательно соединенных элемента И73 и счетчика 74, и пороговый элемент в виде D-триггера 72. На вход обнуления интегратора 71 поступают тактовые импульсы с первого выхода блока 14 тактовой синхронизации. Интегратор 71 накапливает поступающий сигнал в промежутке между тактовыми импульсами. В зависимости от полученной в результате интегрирования величины на выходе порогового элемента 72 формируется одно из двух возможных значений: 0 или 1.

Структурная схема блока 14 тактовой синхронизации приведена на фиг.8, где приняты следующие обозначения: 75 счетчик, 76 дешифратор нулевого кода, 77 D-триггер, 78 шина "0" питания устройства, 79 элемент ИЛИ, 80.83 элементы И, 84 счетчик, 85 дешифратор, 86, 87 триггеры, 88, 89 элементы И, 90 реверсивный счетчик, 91 шина ввода числа, 92 элемент НЕ, 93 элемент И, 94 элемент И, 95 дешифратор нулевого кода, 96, 97 элементы И, 98 элемент ИЛИ, 99 D-триггер, 100, 101 триггеры, 102 элемент И, 103 элемент НЕ, 104 сумматор по модулю два, 105, 106 D-триггеры, 107 триггер.

Блок 14 тактовой синхронизации имеет типовую структуру и содержит детектор фронта (поз. 104-107), управляемый делитель частоты (поз.75.79, 95.103) с фазовым дискриминатором (поз. 80.91), для работы которых на его первый и второй входы поданы сигналы от задающего генератора 17. На первый вход управляемого делителя подается от задающего генератора 17 опорная частота, которая в 64 раза больше номинальной скорости передачи. На каждом фронте принимаемого сигнала производится фазовая автоподстройка путем коррекции фазы управляемого делителя на 1/64. Триггеры 100, 101, элемент И-НЕ 102 и элемент НЕ 103 образуют шифратор, на выходе которого оформляются двоичные коды чисел К_о, К_о-1, К_о+1 для обеспечения коррекции фазы управляемого делителя частоты на 1/64 (К_о 64). Входы элемента И 80 подключены к выходам двух младших разрядов счетчика 75. Выходной сигнал элемента И 80 разрешает прохождение на выход элемента И 83 каждого четвертого импульса из серии импульсов, поступающих на его первый вход. Выходной сигнал элемента И 82 запрещает прохождение на выход элемента И 83 каждого 64-го импульса. Счетчик 84 осуществляет счет выходных импульсов элемента 83, т.е. считает 15 импульсов за такт. Из информационных посылок на выходе сумматора 104 по модулю два формируются короткие импульсы, соответствующие фронтам информационных посылок, c дискретностью, определяемой частотой повторения сигнала Ф1 (Т 1,6 мкс) с выхода задающего генератора 17. Управляемый счетчик-делитель 75 работает в режиме вычитания, считая входные импульсы от задающего генератора 17 от К_о или другого, устанавливаемого на него коэффициента, равного (К_о+1) или (К_о-1), до нуля. В нулевом состоянии на выходе дешифратора 76 вырабатывается импульс, используемый для формирования тактового импульса. Коррекция фазы тактовых импульсов производится, если фронты принимаемых сигналов попадают в зону опережения или отcтаивания, формируемые с помощью счетчика 84, дешифратора 85 и триггеров 86, 87.

Сигналы с триггеров 86, 87 управляют элементами И 88, 89, разрешая прохождение импульсов на счетчик 90. В зависимости от фазового положения фронтов входного сигнала счетчик 90 работает на сложение или на вычитание. Предварительно в реверсивный счетчик 90 записывается число, равное половине его емкости. На выходе дешифратора 95 сигнал появляетcя при нулевом состоянии счетчика 90, т. е. когда разность числа отстающих и опережающих импульсов равна числу, введенному в счетчик 90 при его предварительной установке. Если содержимое счетчика 90 не превышает заданных порогов, на счетчик 75 управляемого делителя устанавливается номинальный коэффициент деления (К_о 64) и длина очередного такта является номинальной. В случае, если границы кодовых посылок опережают тактовые импульсы и сигналы положительной разности фаз накапливаются в счетчике 90 до величины, превышающей установленный порог, на счетчик 75 устанавливается уменьшенный коэффициент деления 63, и очередной такт укорачивается на 1/64 такта. Одновременно сигналом D-триггера 99 осуществляется предварительная запись в счетчик 90, после чего накопление сигнала возможной разности фаз в счетчике 90 начинается сначала. Аналогичным образом блок 14-тактовой синхронизации работает при отставании границ кодовых посылок от тактовых импульсов. В этом случае при превышении содержимым реверсивного счетчика 90 порога на счетчик 75 устанавливается увеличенный коэффициент деления (К 65) и очередной такт удлиняется на 1/64 такта. Так происходит приближение тактовых импульсов к границам информационных посылок.

Структурная схема задающего генератора 17 приведена на фиг.9, где приняты следующие обозначения: 108 генератор импульсов, 109 распределитель импульсов, 110₁-110₈ элементы НЕ, 111 счетчик, 112, 113 элементы И, 114 элемент ИЛИ.

Конструктивное выполнение распределителя 104 импульсов полностью соответствует структуре распределителя 34 импульсов задающего генератора 3.

Структурная схема блока 19 управления приведена на фиг.10, где приняты следующие обозначения: 115 элемент ИЛИ, 116 счетчик, 117 шина ввода числа, 118 шина ввода числа, 119 реверсивный счетчик, 120, 121 элементы И, 122, 123 элементы ИЛИ, 124 триггер, 125 элемент И, 126 элемент ИЛИ, 127 элемент ИЛИ, 128 элемент И, 129 элемент ИЛИ, 130 счетчик, 131 триггер, 132 элемент И, 133 элемент ИЛИ, 134 D-триггер, 135 шина "0" питания устройства, 136 элемент ИЛИ, 137, 138 элементы И, 139 шина тактированных сигналов, 140 D-триггер, 141 шина "0" питания, 142 D-триггер, 143 шина "0" питания устройства.

Структурная схема селектора 20 сигнала приведена на фиг.11, где приняты следующие обозначения: 144 шина "0" питания устройства, 145 элемент ИЛИ, 146 сумматор по модулю два, 147 элемент И, 148 элемент задержки, 149 триггер, 150 элемент НЕ, 151 счетчик, 152 шина ввода числа, 153 триггер, 154 элемент И, 155 элемент НЕ, 156 элемент ИЛИ, 157 шина синхросигналов, 158 элемент НЕ, 159 счетчик, 160 элемент ИЛИ, 161 D -триггер, 162 триггер, 163 элемент И, 164 элемент ИЛИ, 165 шина ввода числа, 166 счетчик, 167 шина ввода числа, 168 D-триггер.

Временная диаграмма, иллюстрирующая работу устройства на приемной стороне 2, приведена на фиг.12, где приняты обозначения: 169 тактовые импульсы на первом выходе блока 14 тактовой синхронизации, 170 сигнал на манипуляционном входе приемопередатчика на передающей стороне 1, 171 сигнал на выходе формирователя 13, а, б шумовая последовательность, в, г сигналы постоянного уровня перед началом и после окончания передачи сообщения, д корреляционный код сообщения, е искаженный участок сообщения, 172 сигнал переполнения счетчика 166 селектора 20 сигнала, 173 сигнал на выходе элемента И154 селектора 20 сигнала, 174 сигнал на выходе триггера 162 селектора 20 сигнала, 175 сигнал на выходе счетчика 119 блока 19 управления, 176 сигнал на выходе счетчика 151 селектора 20 сигнала, 177 сигнал на выходе триггера 153 селектора 20 сигнала.

Блок 22 оперативной памяти предназначен для записи и хранения информационного сигнала, и выдачи его в прямом коде. В состав блока 22 входят накопитель и связанные с ним элементы формирования информационных входов, адресного входа, сигналов режима (запись-считывание) и строба выборки. Накопитель представляет собой матрицу (например, из интегральных микросхем 185РУ2, каждая из которых состоит из накопителя на 2 М-одноразрядных слова и М-разрядного дешифратора). Одноименные адресные входы всех элементов матрицы электрически соединены. Элементы матрицы, образующие строку, объединены по входу выборки. Элементы матрицы, образующие столбец, объединены по выходу.

Блок 22 имеет информационный вход (вход первого разряда), адресный вход, первый и второй входы, являющиеся соответственно управляющими входами задания режима работы блока (запись-считывание) и строба выборки, а также выход (выход первого разряда). Режим записи блока 22 обеспечивается при поступлении на первый вход блока 22 сигнала высокого уровня, на адресный вход прямого кода адреса, на информационный вход прямого кода записываемого слова. Запись производится при поступлении положительного импульса на второй вход блока 22 (строб выборки). Сигнал информации не должен меняться во время действия строба выборки. Режим хранения обеспечивается при наличии сигнала низкого уровня на втором входе блока 22 оперативной памяти. Режим считывания обеспечивается при поступлении на первый вход блока 22 оперативной памяти сигнала низкого уровня, на адресный вход кода адреса. Считываемое слово появляется на выходе блока 22 в прямом коде при поступлении положительного импульса "Строб выборки" на второй вход блока 22. Временная диаграмма, иллюстрирующая формирование управляющих сигналов, приведена на фиг.13, где приняты следующие обозначения: 178 импульсы на входе счетчика 119 блока 19 управления при считывании блока 22 оперативной памяти, 179-186 сигналы на выходах распределителя 109 импульсов, 187 тактовые импульсы на первом выходе блока 14 тактовой синхронизации, используемые для формирования адреса при записи в блок 22 оперативной памяти, 188 сигнал адреса блока 22 оперативной памяти на выходе счетчика 119 блока 19 управления, 189 сигнал на входе запись-считывание блока 22 оперативной памяти, 190 сигнал на выходе D-триггера 134 блока 19 управления, 191 строб выборки при считывании блока 22 оперативной памяти, 192 сигнал синхронизации последовательного канала блока 16 приема при считывании блока 22 оперативной памяти в регистр сдвига блока 16 приема, 193 сигнал на выходе элемента И 154 селектора 20 сигнала, 194 сигнал на выходе D-триггера 168 селектора 20 сигнала, 195 сигнал на инверсном выходе триггера 124 блока 19 управления.

Принцип работы устройства заключается в поразрядном приеме информации, поступающей из канала связи, с накоплением ее в блоке оперативной памяти, формировании сигнала о приеме сообщения и последующей перезаписью в регистр сдвига блока приема и далее в буферный регистр, доступный для обращения со стороны ЭВМ.

Работа устройства происходит циклами, формируемыми на передающей стороне 1. Циклы связи имеют строго определенную длину во времени, измеряемую целым количеством тактов. В цикле передается одно сообщение фиксированного формата N. Устройство осуществляет на передающей стороне 1 прием параллельного кода с шины 11 данных, буферизацию его и выдачу последовательного кода в канал связи. На приемной стороне 2 устройство осуществляет преобразование принимаемого из канала связи последовательного кода в параллельный, буферизацию его и выдачу на шину 23 данных. Устройство осуществляет также формирование сигналов запроса прерывания для инициирования обмена информацией с шиной 11 (23) адреса/данных. На передающей стороне 1 при передаче данных от ЭВМ процессор выдает через магистральные буферы 63, 61 на селектор 68 адреса блока 5 интерфейса с шины 11 адреса-данных адрес устройства и сигнал работы в сторону блока 9 передачи, затем с шины 11 адреса/данных байт данных. Вся эта информация стробируется сигналами с шины 12 управления. После того, как информация записана в селектор 68 адреса блока 5 интерфейса в блок 9 передачи поступают сигналы: с селектора 68 адреса сигнал разрешения; с магистрального двунаправленного буфера 61 байт данных; с селектора 68 адреса сигнал стробирования "Запись". Запись байта данных производится в буферный регистр блока 9 передачи. Передача сообщения в канал связи проводится блоком 9 передачи через коммутатор 7 при поступлении с выхода распределителя 4 импульсов сигнала на вход разрешения работы последовательного канала блока 9 передачи. Каждый элемент подготовленного к передаче сообщения закодирован корреляционным кодом, в котором 1 передается символами 1,0, а 0 ->> 0,1. В исходном состоянии коммутатор 7, на управляющий вход которого поступает сигнал низкого уровня, обеспечивает прохождение на манипуляционный вход приемопередатчика канала связи сигнала с выхода последовательного канала блока 9 передачи. Для посылки сигналов приемопередатчик радиоканала должен быть переведен в режим "Передача". При поступлении разрешения работы на пе- редачу на первый управляющий вход (пуск) устройства (например, с пульта управления) на третьем выходе распределителя 4 импульсов формируется управляющий сигнал (поз.25, фиг.2).

Интервал времени от момента переключения в режим передачи до начала передачи сообщения (поз.25, фиг.2) выбирается так, чтобы он превышал наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности равновероятных символов (фиг.12, поз.171,а,б) с учетом длительности переходного процесса.

По сигналу с четвертого выхода распределителя 4 импульсов значение последнего бита передаваемого сообщения записывается в D-триггер 8, сигнал с инверсного выхода которого после окончания передачи сообщения (поз.29, фиг. 2) поступает через коммутатор 7 на манипуляционный вход передатчика (фиг.12, поз.170).

На приемной стороне 2 на тактовый вход селектора 20 сигнала, т.е. на счетный вход счетчика 166 поступают тактовые импульсы, а на вход записи этого счетчика через элемент ИЛИ 145 поступают импульсы, соответствующие фронтам выходного сигнала формирователя 13. Величина К коэффициента пересчета счетчика 166 должна превышать наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности. Если принять наиболее вероятную максимальную длительность сигнала постоянного уровня в шумовой последовательности, равной 5-6 тактам (фиг.12, поз.171,а,б), то величину К следует принять примерно равной К 10-12. Формирователь, состоящий из сумматора 146 по модулю два, элемента И 147, элемента 148 задержки и триггера 149, предназначен для осуществления предварительной записи в счетчики 166 и 159 при каждом изменении значения сигнала на выходе формирователя 13. При подключении питания триггер 149 устанавливается в произвольное состояние. Если это состояние обеспечивает сигнал "0" на выходе сумматора 146 по модулю два, позволяющий счетчику 166 вести подсчет тактовых импульсов, то элемент И 147 блокирует сигнал установки в исходное состояние и не позволяет перебросить сигналу установки триггер 149. Если же на выходе сумматора 146 по модулю два установится значение "1", то элемент И 147 пропустит сигнал установки в исходное состояние, который положительным фронтом перебрасывает триггер 149. При изменении значения сигнала на выходе формирователя 13 (допустим с "0" на "1") на выходе с