Матричный коммутатор

Матричный коммутатор

Реферат

 

Использование: в вычислительной технике для построения коммутационных вычислительных систем. Сущность изобретения: матричный коммутатор содержит первую, вторую группы из N регистров 1, 10, N мультиплексоров 2, N выходных буферных элементов 3, информационные выходы 4, информационные входы 5, блок сравнения 6, дешифратор 7, первый, второй управляющие входы 8, 12, регистр 9, вход настройки 11, N схем сравнения 13, блок установки координат 14, управляющие входы 15 - 18, управляющие выходы 19, 20. 1 з. п. ф-лы, 3 ил.

Изобретение относится к вычислительной технике и предназначено для построения коммутационных сетей вычислительных систем.

Известно коммутационное устройство для вычислительной системы (авт.св. N 746492, 1980), содержащее матричный коммутатор, дешифратор, блок управления и матрицу управления коммутацией.

Однако известное устройство обладает большим временем настройки матричного коммутатора вычислительной системы вследствие последовательной настройки коммутаторов в узлах коммутационной сети.

Известен матричный коммутатор, содержащий матрицу коммутаций, входные и выходные буферы, регистры кода адреса, блок контроля и устройство управления [1] Однако в таком коммутаторе отсутствует режим одновременной настройки групп элементарных коммутаторов.

Наиболее близким к изобретению по технической сущности и достигаемому результат является программируемый коммутатор IMS C004, содержащий 32 мультиплексора, адресные регистры и выходные буферные каскады [2] Недостаток такого коммутатора заключается в невысоком быстродействии настройки вследствие последовательной настройки программируемых коммутаторов в узлах коммутационной сети.

Задача изобретения уменьшение времени настройки коммутационной сети путем одновременной настройки всех коммутаторов в столбце матрицы коммутационной сети.

Это достигается тем, что матричный коммутатор, содержащий N мультиплексоров, N выходных буферных элементов и N первых регистров, выходы log2M младших разрядов i-го из которых соединены с адресными входами i-го мультиплексора, подключенного выходом к информационному входу i-го выходного буферного элемента, соединенного выходом с i-м информационным выходом устройства, подключенного M информационными входами к М информационным входам каждого мультиплексора, дополнительно содержит N вторых регистров, N схем сравнения, третий регистр, дешифратор, блок установки координат и блок сравнения, соединенный выходом с первым управляющим входом дешифратора, подключенного вторым управляющим входом к первому управляющему входу устройства, log2N информационными входами к первым выходам третьего регистра, а i-м выходом к управляющему входу i-го второго регистра, соединенного информационными входами с входом настройки устройства, а выходами с информационными входами i-го первого регистра, подключенного управляющим входом к второму управляющему входу устройства, а выходами К старших разрядов к первым входам i-й схемы сравнения, соединенной выходом с управляющим входом i-го выходного буферного элемента, а вторыми входами с К первыми информационными выходами блока установки координат, подключенного L вторыми информационными выходами к первым входам блока сравнения, соединенного L вторыми и L третьими входами с вторыми и третьими выходами третьего регистра, подключенного информационными входами к входу настройки устройства, управляющим входом к третьему управляющему входу устройства, соединенного четвертым, пятым и шестым управляющими входами соответственно с первым, вторым и третьим управляющими входами блока установки координат, подключенного первым и вторым управляющими выходами к первому и второму управляющим выходам устройства.

Блок установки координат содержит первый и второй триггеры, соединенные входами соответственно с первым и вторым управляющими входами блока, а выходами с первыми входами первого и второго элементов ИЛИ, подключенных вторыми входами к выходу третьего триггера, соединенного входом с третьим управляющим входом блока и входами сброса первого и второго счетчиков, подключенных выходами соответственно к первому и второму информационным выходам блока, а счетным входом соответственно к выходам первого и второго элементов ИЛИ и первому и второму управляющим выходам блока.

Наличие причинно-следственной связи между совокупностью существенных признаков заявляемого объекта и достигнутым техническим результатом доказывается на основании нижеследующих выводов.

Время настройки коммутационной матрицы определяется суммарным временем настройки отдельных коммутаторов. Уменьшение времени настройки может быть достигнуто за счет применения одновременной настройки групп коммутаторов матрицы коммутационной сети. При построении коммутационной матрицы на основе предлагаемого матричного коммутатора реализуется режим одновременной настройки матричных коммутаторов в пределах как одного, так и нескольких столбцов коммутационной матрицы.

На фиг. 1 приведена структурная схема матричного коммутатора; на фиг.2 схема блока установки координат; на фиг.3 коммутационная матрица.

Устройство содержит N регистров 1 первой группы N мультиплексоров 2, N выходных буферных элементов 3, информационные выходы 4, информационные входы 5, блок сравнения 6, дешифратор 7, первый управляющий вход 8, третий регистр 9, N регистров 10 второй группы, вход настройки 11, второй управляющий вход 12, N схем сравнения 13, блок установки координат 14, управляющие входы 15 18, управляющие выходы 19, 20, триггеры 21 23, элементы ИЛИ 24 и 25, счетчики 26 и 27.

При этом выходы регистра 1 первой группы соединены с адресными входам i-го мультиплексора 2, подключенного выходом к информационному входу i-го выходного буферного элемента 3, соединенного выходом с информационным выходом 4 устройства, подключенного информационными входами 5 к информационным входам мультиплексоров 2.

Выход блока сравнения 6 соединен с первым управляющим входом дешифратора 7, подключенного вторым управляющим входом дешифратора 7, подключенного вторым управляющим входом к управляющему входу 8 устройства, информационными входами к первым выходам регистра 9, а выходами к управляющим входам i-х регистров 10, соединенных информационными входами с входами настройки 11 устройства, а выходами с информационными входами i-х регистров 1, подключенного управляющим входом к управляющему входу 12 устройства, а выходами старших разрядов к первым входам i-го выходного буферного элемента 3, а вторыми входами с первыми информационными выходами блока установки координат 14, подключенного вторыми информационными выходами к первым входам блока сравнения 6, соединенного вторыми и третьими входами с вторыми и третьими выходами регистра 9, подключенного информационными входами к входу настройки 11 устройства, управляющим входом к управляющему входу 15 устройства, соединенным управляющими входами 16, 17 и 18 соответственно с управляющими входами блока установки координат 14, подключенного первым и вторым управляющими выходами к управляющим выходам 19 и 20 устройства.

Блок установки координат 14 содержит триггеры 21, 22 и 23, элементы ИЛИ 24 и 25 и счетчики 26 и 27. При этом входы триггеров 21, 22 и 23 соединены с управляющими входами 16, 17 и 18, входы элементов ИЛИ 24 соединены с выходами триггеров 21 и 23, входы элемента ИЛИ 25 с выходами триггеров 22 и 23, входы сброса счетчиков 26 и 27 с входом 18, а счетные входы счетчика 26 с выходом элемента ИЛИ 24, а счетчика 27 с выходом элемента ИЛИ 25.

Выходы счетчиков 26 и 27 соединены соответственно с первым и вторым информационными выходами блока 14, а выходы элементов ИЛИ 24 и 25 с выходами 19 и 20. На основе матричного коммутатора строится коммутационная матрица (фиг.3) на М 2К входов и N 2L выходов.

При этом информационные входы и выходы отдельных коммутаторов объединяются соответственно по строкам и столбцам. Управляющие входы 8,12,15,18 и входы настройки объединяются для всех матричных коммутаторов. Управляющие выходы 19 и 20 и входы 16 и 17 установки адреса коммутаторов соединяются последовательно от предшествующего к последующему по столбцам и строкам коммутационной матрицы.

Устройство работает следующим образом.

Первоначально осуществляется автоматическая установка адресов матричных коммутаторов в пределах коммутационной матрицы. Для этого на управляющий вход 18 подается сигнал начальной адресации. На выходах 19 и 20 блока установки координат каждого матричного коммутатора формируется сигнал длительностью на такт больше длительности соответствующего входного сигнала 16, 17. Длительность входных сигналов определяют режим счета счетчиков 26 и 27, в результате чего на выходах счетчика устанавливается код адреса каждого матричного коммутатора. Например, для нижнего левого матричного коммутатора (фиг.3) устанавливается нулевой начальный адрес, а далее по столбцам и строкам адрес от предшествующего к последующему матричному коммутатору увеличивается на единицу. Длительность процесса адресации определяется размерностью матрицы.

Далее поступает управляющий сигнал на вход 15 и матричный коммутатор настраивается на прием адреса загрузки команды в регистр 9 по входам 11.

Формат имеет вид где А_н и А_к начальный и конечный L-разрядный адрес столбцов коммутационной матрицы; А_м log2N разрядный адрес настраиваемого мультиплексора 2 матричного коммутатора.

После приема адреса загрузки в блоке сравнения происходит сравнение диапазона адресов с адресом столбца, зафиксированного в блоке установки координат. В случае, если адрес столбца матричного коммутатора принадлежит указанному диапазону, блок сравнения вырабатывает управляющий сигнал на дешифратор 7, который по адресу Ам разрешит запись кода настройки в регистр 10 соответствующего мультиплексора 2. После поступления управляющего сигнала на вход 8 матричный коммутатор принимает код настройки по входу 11 в определенный регистр 10.

Формат кода настройки имеет вид где А_с К разрядный адрес строки коммутационной матрицы; А_ком log2M разрядный адрес коммутации мультиплексора.

Перезапись кодов настройки из регистра 10 в регистр 1 осуществляется по сигналу, поступающему на управляющий вход 12. После этого мультиплексоры перестраиваются в соответствии с введенным адресом А_ком. Применение двух регистров 1 и 10 позволяет осуществлять перекоммутацию матричного коммутатора на фоне поступления потока информации. Схемы сравнения 13 осуществляют управление выходными буферными элементами. При совпадении адреса строки матричного коммутатора с соответствующими разрядами А_ст регистра 1 разрешается выход информации мультиплексора через выходной буферный элемент, иначе последний находится в третьем состоянии.

Предлагаемый матричный коммутатор по сравнению с известным позволяет осуществить одновременную настройку К мультиплексоров в столбце коммутационной матрицы. Указание диапазона адресов настройки (А_к-А_н) соответственно расширяет число настраиваемых мультиплексоров пропорционально числу указанных столбцов коммутационной матрицы.

Эффективность предлагаемого матричного коммутатора иллюстрируется следующим примером. Для реализации коммутационной матрицы на 1024х512 потребуется 16 столбцов х 32 строки ячеек коммутации. Для настройки этой матрицы при использовании коммутаторов IMSC004 потребует (16х32х32) кодов настройки.

При использовании предлагаемого матричного коммутатора для настройки потребуется (16х32) кодов настройки. Таким образом, для указанной размерности коммутационной матрицы потребуется ввести в 32 раза меньше кодов настройки.

Формула изобретения

1. МАТРИЧНЫЙ КОММУТАТОР, содержащий N мультиплексоров, N выходных буферных элементов и первую группу из N регистров, выход i-го регистра (где i 1.N) первой группы соединен с адресным входом i-го мультиплексора, выход которого подключен к информационному входу i-го выходного буферного элемента, выход которого подключен к i-му информационному выходу устройства, информационные входы которого подключены к информационным входам каждого мультиплексора, отличающийся тем, что в коммутатор введены вторая группа из N регистров, N схем сравнения, регистр, дешифратор, блок установки координат и блок сравнения, выход которого соединен с первым управляющим входом дешифратора, второй управляющий вход которого подключен к первому управляющему входу устройства, информационный вход дешифратора подключен к первому выходу регистра, i-й выход дешифратора подключен к управляющему входу i-го регистра второй группы, соединенного информационным входом с входом настройки устройства, выход i-го регистра второй группы соединен с информационным входом i-го регистра первой группы, подключенного управляющим входом к второму управляющему входу устройства, а выход i-го регистра первой группы подключен к первому входу i-й схемы сравнения, выход которой соединен с управляющим входом i-го выходного буферного элемента, а второй вход i-й схемы сравнения соединен с первым информационным выходом блока установки координат, подключенного вторым информационным выходом к первому входу блока сравнения, соединенного вторым и третьим входами с вторым и третьим выходами регистра, подключенного информационными входами к входу настройки устройства, а управляющий вход регистра подключен к третьему управляющему входу устройства, четвертый, пятый и шестой управляющие входы которого соединены соответственно с первым, вторым и третьим управляющими входами блока установки координат, первый и второй управляющие выходы которого подключены соответственно к первому и второму управляющим выходам устройства.

2. Коммутатор по п.1, отличающийся тем, что блок установки координат содержит три триггера, два элемента ИЛИ, два счетчика, причем информационные входы первого, второго и третьего триггеров являются соответственно первым, вторым и третьим управляющими входами блока, выходы первого и второго триггеров соединены соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены с выходом третьего триггера, информационный вход которого соединен с входами сброса первого и второго счетчиков, счетные входы которых соединены соответственно с выходами первого и второго элементов ИЛИ, и с первым и вторым управляющими выходами блока, первый и второй информационные выходы которого соединены соответственно с выходами первого и второго счетчиков.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3