Бинарный квантователь с регулируемым порогом

Бинарный квантователь с регулируемым порогом

Реферат

 

Использование: системы автоматического обнаружения импульсных сигналов. Сущность изобретения: бинарный квантователь содержит два пороговых блока (1, 9), один делитель частоты (2), один реверсивный счетчик (3), один цифроаналоговый преобразователь (4), один коммутатор (5), один формирователь импульсов (6), один дешифратор (7), один усилитель (8). 1-2-5-3-4-8-9; 3-7-6-5; 4-1; 1-5; 6 ил.

Изобретение относится к радиолокации и гидроакустике и касается вопросов построения обнаружителей импульсных сигналов, адаптирующихся к шуму переменной интенсивности автоматической регулировкой порога обнаружения (Раппорт. О практических методах установки порога обнаружения. ТИИЭР, 1969, N 8).

В настоящее время наиболее широкое применение находят обнаружители, в которых порог обнаружения формируют в результате сравнения с помощью бинарных ячеек частоты выбросов шума N(t) над порогом с заданной опорной частотой N_o. Однако быстродействие регулировки порога в таких устройствах, особенно при снижении интенсивности шума, оказывается недостаточным, так как определяется значение частоты следования опорных сигналов N_o, которая обычно невелика и составляет N_o= 10³...10⁶( интервал временной дискретизации входного сигнала). Такое значение N_o обеспечивает при стационарном шуме вероятность ложных тревог F_лт на выходе обнаружителя порядка 10^-6.10^-3. Воздействие нестационарной помехи, типа отражений от морской поверхности или реверберации, ведет к появлению большого числа ложных тревог или существенных потерь в обнаружении, что делает неэффективным применением такого обнаружителя в реальных помеховых условиях.

В некоторой степени повысить быстродействие регулировки порога удается применением устройства, описанного в статье А.А.Светличной. Равноточный регулятор порога обнаружения (Радиотехника 1991 г. N 2 (прототип), в котором управляющий сигнал (код) K(t), преобразуемый цифроаналоговым преобразователем в непрерывное напряжение порога, формируют также в результате сравнения с помощью бинарных ячеек частоты выбросов шума N(t) с заданной опорной частотой N_o, но при этом шаг изменения напряжения порога U не остается постоянным, а изменяют в процессе регулировки прямо пропорционально величине управляющего сигнала K(t).

U(t) = dUk(t), где U минимальный шаг изменения напряжения порога обнаружения, определяемый минимальным уровнем шума, d < 1 коэффициент пропорциональности.

Недостатком данного устройства является его низкое быстродействие, определяемое размером минимального шага U, который берется соответственно допустимому уровню потерь в обнаружении, вносимых устройством.

Целью изобретения является повышение быстродействия регулировки порога при резких перепадах интенсивности шума без увеличения уровня вносимых устройством потерь в сигнале при обнаружении.

Поставленной цели достигают тем, что регулирование порога выполняют на более низком уровне, а требуемой величины порога достигают соответствующим усилением регулируемого.

На фиг. 1 представлена структурная схема устройства.

Предлагаемое устройство содержит последовательно соединенные пороговый блок 1 и делитель частоты 2, коммутатор 5, первый вход которого соединен с выходом делителя 2, а второй с другим выходом порогового блока 1, последовательно соединенные реверсивный счетчик 3, входы которого соединены с соответствующими выходами коммутатора, и цифроаналоговый преобразователь 4, последовательно соединенные дешифратор 7, входы которого также соединены с выходами реверсивного счетчика 3, и формирователь импульсов 6, выход которого соединен с третьим входом коммутатора 5, а два других входа соединены с выходами двух внешних генераторов импульсов. Дополнительно устройство содержит последовательно соединенные усилитель 8, вход которого объединен с вторым входом первого порогового блока 1 и соединен с выходом преобразователя 4, и второй пороговый блок 9, другой вход которого объединен с входом первого порогового блока 1 и является первым входом квантователя, а выход выходом квантователя. При этом входы синхронизации обоих пороговых блоков объединены с входом формирователя импульсов, соединяемым с выходом одного из внешних генераторов импульсов, следующих с периодом , равных интервалу временной дискретизации входного сигнала.

Принцип действия предлагаемого устройства аналогичен принципу действия известного устройства, т.е. здесь также управляющий сигнал формируют путем сравнения с помощью бинарных ячеек в реверсивном счетчике 3 частоты выбросов шума N(t) с заданной частотой N_o. В случае превышения порога в блоке 1 на вход суммирования реверсивного счетчика поступает число единиц DK, прямо пропоциональное текущему значению кода управляющего сигнала K(t), т.е. K = ck(t) где С < 1 коэффициент пропорциональности. Аналогично в случае заданного числа непревышений порога, т.е. числа, определяемого заданной вероятностью превышения регулируемого порога, указанное число единиц K поступает уже на вход вычитания реверсивного счетчика 3.

Управляющий код K(t) преобразуется в напряжение порога с помощью преобразователя 4. Формирование требуемого числа единиц K достигают применением дешифратора 7 и формирователя импульсов 6. Переключение сигналов, формируемых блоком 6, на входы суммирования и вычитания реверсивного счетчика 3 выполняется коммутатором 5, на один вход которого поступают сигналы с соответствующего выхода (p) первого порогового блока 1, на другой поделенные делителем 2 сигналы непревышения первого порогового блока 1. Выходной сигнал квантователя формируется на выходе второго порогового блока 9, на который подают усиленный усилителем 8 в раз порог , сформированный на выходе преобразователя 4, ( > 1). Сигналы U и U, поступающие на второй и третий дополнительные входы устройства, синхронизируют работу формирователя 6. Коэффициент a задается оператором.

Блок-схема порогового блока 1 представлена на фиг. 2, согласно которой он состоит из порогового элемента 1-1 и схемы И 1-2.

Основным входом блока 1 является вход порогового элемента 1-1, управляющий вход которого (U_пор) соединен с выходом цифроаналогового преобразователя 4. Второй вход порогового элемента 1-1 объединен с первым входом схемы И 1-2 и является вторым входом порогового блока 1, соединенным с выходом внешнего генератора U (вход 2). Второй инвертирующий вход схемы И 1-2 соединен с выходом порогового элемента 1-1, являющегося также первым выходом блока 1 (p). Выход схемы И 1-2 является вторым выходом блока 1 (). Входные сигналы, превысившие порог в пороговом элементе 1-1, нормализуются в нем по амплитуде и длительности и поступают на второй инвертирующий вход схемы И 1-2, на первый вход которой одновременно поступают импульсные сигналы U. Так как наличие инверсий на входах схем совпадений преобразует ее в схему запрета, то на выходе схемы И 1-2 сигнал появится только при отсутствии превышений входным сигналом порога в элементе 1-1. Предлагаемый вариант реализации формирователя 6 представлен на фиг. 3 и состоит из двоично-десятичного счетчика 6-1, входы которого являются вторым (U) и третьим (U) входами квантователя, схем И, каждая из которых имеет по два входа, причем первый вход каждой схемы И соединен с выходом одного из разрядов счетчика 6-1, а второй инвертирующий вход соединен с соответствующим выходом дешифратора 7. Выходы всех схем И (6-5, 6-6, 6-m + 4) соединены через схему ИЛИ 6-2 со счетным входом триггера 6-8, вход обнуления которого также соединен с входом U формирователя 6, выход нулевого плеча соединен с инвертирующим входом еще одной схемы И 6-4, другой вход которой соединен с входом U. Выходом формирователя 6 является выход схемы И 6-4. Дешифратор 7 в предлагаемом устройстве может быть реализован по схеме, представленной на фиг. 4. Такой дешифратор содержит преобразователь двоичного кода в десятичный 7-1 и m схем ИЛИ. При этом входы каждой схемы ИЛИ соединены с выходами соответствующих разрядов преобразователя, а выходы являются выходами дешифратора. Входами дешифратора являются соответствующие входы преобразователя 7-1. Число входов каждой схемы ИЛИ определяется значениями десятичного кода, при котором число импульсов, поступающих на вход реверсивного счетчика 3, не изменяется. Коммутатор 5 может быть построен на двух схемах И согласно блок-схеме, представленной на фиг. 5. При этом одни входы обеих схем И соединены параллельно с выходом формирователя 6, а другие входы соединены с выходами порогового блока 1 (p) и выходом делителя 2 . Выходы обеих схем И являются выходами коммутатора, соединяемыми с соответствующими входами реверсивного счетчика 3.

Работу предлагаемого устройства можно пояснить с помощью диаграмм, представленных на фиг. 6.

В исходном состоянии в реверсивном счетчике записано какое-то исходное значение кода управляющего сигнала, например К(t) K_o, что соответствует текущему значению порога обнаружения в первом пороговом блоке и во втором пороговом блоке . Заметим, что на выход коммутатора 5 поступают импульсные сигналы U, число которых определится значением кода K_i. Достигается это тем, что на счетный вход счетчика 6-1 формирователя 6 поступают нормированные сигналы U, период следования которых меньше периода следования импульсных сигналов U по крайней мере в m раз. Схемы И1, И1, Иm открываются сигналами дешифратора 7. При этом на вход схемы ИЛИ 6-2 будут поступать поделенные сигналы U,, причем коэффициент деления определится кодом управляющего сигнала, переписанным из реверсивного счетчика 3 в дешифратор 7. Счетчик 6-1 обнуляется с периодом . Обнуление счетчика 6-1 позволяет избежать его переполнения и обеспечивает универсальность выполнения формирователя 6. Сигнал с выхода схемы ИЛИ 6-2 U₆ поступит на счетный вход триггера 6-3, также возвращаемый в исходное состояние сигналом U. Таким образом сигнал U₆ опрокинет триггер 6-3 и закроет схему И 6-4, благодаря чему на выходе формирователя U₃ будут присутствовать сигналы U, число которых соответствует K(t).

В нашем примере текущему коду K(t) соответствует присутствие сигнала на 3-ем выходе дешифратора 7, следовательно, каждый третий сигнал U после обнуления счетчика 6-1 будет поступать на вход схемы ИЛИ через открытую схему И3 и опрокидывать триггер 6-3 (U₆), который сигналом U₇ закроет схему И 6-4 и прекратит поступление сигналов на вход формирователя (U₃). Таким образом, с учетом конечного быстродействия элементов схемы на выходе формирователя 6 будут формироваться три импульсных сигнала. Пусть на вход квантователя поступает сигнал U_вх, который превысит в момент t₁. В результате такого превышения на выходе порогового блока 1 (p) будет сформирован нормированный импульсный сигнал U₁, который поступит на соответствующий вход коммутатора 5 и откроет схемы И 5-1 на интервал времени, равный .. При этом на другой вход схемы И 5-1 будут поступать сигналы с выхода коммутатора 5 (U₃). Сигналы U₃ поступят через открытую схему И 5-1 на вход суммирования реверсивного счетчика 3 и увеличат записанный в нем код управляющего сигнала K(t) сразу на три единицы, что приведет к соответствующему увеличению порога , а в итоге и Пусть на следующем интервале превышения порога не наблюдается и на этот момент имеется заданное число непревышений порога N_o, что приведет к формированию сигнала U₂ на выходе делителя частоты 2. Так как вследствие увеличения кода K(t), записанного в реверсивном счетчике 3 будет формироваться сигнал на 4-ом выходе дешифратора, то на соответствующий вход коммутатора 5 будут поступать уже четыре нормированных импульсных сигнала U₃, которые через открытую схему И 5-2 коммутатора поступят на вход вычитания реверсивного счетчика 3 и приведут к соответствующему снижению порогов Предлагаемое устройство позволяет существенно повысить точность отслеживания нестационарностей шума во времени, что позволяет в 4-6 раз повысить быстродействие регулировки при том же уровне потерь, что и в прототипе.

Формула изобретения

Бинарный квантователь с регулируемым порогом, содержащий последовательно соединенные пороговый блок и делитель частоты, коммутатор, первый управляющий вход которого соединен с выходом делителя частоты, а второй управляющий вход с другим выходом порогового блока, последовательно соединенные реверсивный счетчик, входы которого соединены с соответствующими выходами коммутатора, и цифроаналоговый преобразователь, последовательно соединенные дешифратор, входы которого соединены с выходами реверсивного счетчика, и формирователь импульсных сигналов, выход которого соединен с входом коммутатора, а два других входа соединены с выходами двух внешних генераторов импульсов, отличающийся тем, что введены последовательно включенные усилитель, вход которого соединен с выходом цифроаналогового преобразователя, и второй пороговый блок, другой вход которого соединен с входом первого порогового блока и является входом квантователя, при этом входы синхронизации обоих пороговых блоков соединены с входом формирователя импульсных сигналов и соединены с выходом одного из внешних генераторов импульсов, период следования которых равен интервалу дискретизации входного сигнала, а выходом квантователя является выход второго порогового блока.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6