Радиолокационный ответчик

Радиолокационный ответчик

Реферат

 

1. Радиолокационный ответчик, содержащий приемную антенну, подключенную к приемнику, кодер, последовательно включенные источник питания, ключ, передатчик и передающую антенну, отличающийся тем, что в него введены четыре ключа, делитель мощности, сумматор сигналов, частотный дискриминатор, два блока памяти, дифференциальный усилитель, интегратор, управляемый генератор, компаратор, источник порогового сигнала, логарифмический преобразователь, таймер, задающий генератор, блок снижения порога, аналого-цифровой преобразователь, два блока сравнения, преобразователь длительности в частоту, оперативное запоминающее устройство, счетчик импульсов, реверсивный счетчик, дешифраторы максимального и минимального кодов, три мультиплексора, три одновибратора, пять вентилей, четыре вентиля с запретом, инвертор, D-триггер, три статических триггера, элемент ИЛИ и четыре элемента задержки, при этом частотный выход приемника подключен к делителю мощности, выход которого подключен к первому входу сумматора сигналов, второй вход которого подключен к выходу второго ключа, а выход подключен к входу частотного дискриминатора, выход которого подключен к первым входам третьего ключа и четвертого ключа, второй вход которого подключен к первому входу второго ключа и выходу первого вентиля с запретом, а выход подключен к входу первого блока памяти, выход которого подключен к первому входу дифференциального усилителя, второй вход которого подключен к входу аналого-цифрового преобразователя и выходу второго блока памяти, а выход подключен к входу интегратора, выход которого подключен к входу управляемого генератора, выход которого подключен к второму входу второго ключа и частотному входу передатчика, модулирующий вход которого подключен к выходу кодера, выход видеосигнала приемника подключен к входу логарифмического преобразователя и входу компаратора, второй вход которого подключен к выходу источника порогового сигнала, а выход - к первому входу первого вентиля и входу второго вентиля с запретом, запрещающий вход которого подключен к информационному входу D-триггера и выходу счетчика, а выход подключен к синхровходу счетчика, обнуляющий вход которого через первый элемент задержки связан с установочным входом первого триггера и выходом начала рабочего интервала таймера, синхровход которого подключен к синхровходу блока снижения порога и выходу задающего генератора, а выход конца рабочего интервала подключен к запускающему входу блока снижения порога, обнуляющему входу первого триггера и синхровходу D-триггера, выход которого подключен к управляющему входу блока снижения порога и первому входу второго вентиля, второй вход которого подключен к выходу первого триггера, а выход подключен к управляющему входу пятого ключа и второму входу первого вентиля, выход которого подключен к сигнальному входу преобразователя длительности в частоту, входу инвертора, входу первого одновибратора и входу второго одновибратора, выход которого подключен к управляющему входу первого ключа и входу первого вентиля с запретом, запрещающий вход которого связан через второй вход третьего ключа с входом второго блока памяти и подключен к выходу первого одновибратора и входу второго элемента задержки, выход которого подключен к входу третьего элемента задержки и первому входу первого мультиплексора, выход которого подключен к входу записи реверсивного счетчика, а второй вход подключен к выходу блока снижения порога, управляющий вход которого подключен к управляющим входам первого, второго и третьего мультиплексоров, задержанный выход подключен к первому входу второго мультиплексора и входу третьего вентиля с запретом, а кодовый выход подключен к первому входу третьего мультиплексора, второй вход которого подключен к выходу аналого-цифрового преобразователя, а выход - к адресному входу оперативного запоминающего устройства, информационный вход которого подключен к выходу реверсивного счетчика и входам дешифраторов максимального и минимального кодов, вход записи через четвертый элемент задержки связан с выходом второго мультиплексора, а выход подключен к первым входам первого и второго блоков сравнения и информационному входу реверсивного счетчика, вход вычитания которого подключен к выходу третьего вентиля с запретом, запрещающий вход которого подключен к выходу дешифратора минимального кода, первый выход логарифмического преобразователя подключен к второму входу первого блока сравнения, а второй выход подключен к второму входу второго блока сравнения, выход которого подключен к входу третьего вентиля, второй вход которого подключен к выходу третьего элемента задержки, второму входу второго мультиплексора и первому входу четвертого вентиля, а выход подключен к входу четвертого вентиля с запретом, запрещающий вход которого подключен к выходу дешифратора максимального кода, а выход - к входу суммирования реверсивного счетчика, выход первого блока сравнения подключен к установочному входу второго триггера, обнуляющий вход которого подключен к обнуляющему входу третьего триггера, входу сброса преобразователя длительности в частоту и выходу сброса кодера, а выход подключен к второму входу четвертого вентиля, выход которого подключен к первому входу элемента ИЛИ и установочному входу третьего триггера, выход которого подключен к второму входу элемента ИЛИ, выход которого подключен к первому входу пятого вентиля, второй вход которого подключен к выходу инвертора, а выход подключен к входу третьего одновибратора, выход которого подключен к запускающим входам кодера и преобразователя длительности в частоту, выход которого подключен к синхровходу кодера, выход источника питания подключен также к входу пятого ключа, выход которого подключен к входу питания аналого-цифрового преобразователя.

2. Ответчик по п. 1, отличающийся тем, что логарифмический преобразователь содержит М компараторов уровней логарифмического квантования, источник порогового сигнала, М - 1 делителей сигнала, сдвигатель кода в сторону младших разрядов и два шифратора приоритетов, при этом вход логарифмического преобразователя подключен к первым входам М компараторов уровней логарифмического квантования, источник порогового сигнала подключен к второму входу первого компаратора уровня логарифмического квантования и входу первого из М - 1 последовательно соединенных делителей сигналов, выходы которых подключены к вторым входам соответственно второго и последующих компараторов уровней логарифмического квантования, выходы которых подключены к входам первого шифратора приоритетов и сдвигателя кода в сторону младших разрядов, выход которого подключен к входу второго шифратора приоритетов, выход которого является вторым выходом логарифмического преобразователя, первым выходом которого является выход первого шифратора приоритетов.

3. Ответчик по п. 1, отличающийся тем, что таймер содержит два счетчика, шину цикла, шину начала рабочего интервала и дешифратор, при этом синхровход таймера подключен к синхровходам первого и второго счетчиков, информационный вход первого счетчика подключен к шине цикла, вход обнуления подключен к выходу переноса из старшего разряда второго счетчика и выходу начала рабочего интервала таймера, а выход первого счетчика подключен к входу дешифратора, выход которого подключен к выходу конца рабочего интервала таймера и входу обнуления второго счетчика, информационный вход которого подключен к шине начала рабочего интервала.

4. Ответчик по п. 1, отличающийся тем, что блок снижения порога содержит счетчик, дешифратор, статический триггер, два вентиля, четыре элемента задержки, при этом вход запуска блока через первый элемент задержки связан с первым входом первого вентиля, второй вход которого является управляющим входом блока снижения порога, а выход подключен к установочному входу статического триггера, обнуляющий вход которого через второй элемент задержки связан с выходом дешифратора, а выход является управляющим выходом блока снижения порога и подключен к первому входу второго вентиля, второй вход которого является синхровходом блока снижения порога, а выход через третий элемент задержки связан с выходом блока снижения порога, через третий и четвертый элементы задержки связан с задержанным выходом блока снижения порога и подключен к синхровходу счетчика, обнуляющий вход которого подключен к выходу второго элемента задержки, а выход подключен к входу дешифратора и является информационным выходом блока снижения порога.

5. Ответчик по п. 1, отличающийся тем, что преобразователь длительности в частоту содержит задающий генератор, счетчик, вычитающий счетчик, регистр, мультиплексор, статический триггер, элемент ИЛИ, элемент задержки, два вентиля и вентиль с запретом, при этом сигнальный вход преобразователя длительности в частоту подключен к первому входу первого вентиля, второй вход которого подключен к первому входу второго вентиля и выходу задающего генератора, а выход подключен к синхровходу счетчика, обнуляющий вход которого подключен к обнуляющему входу статического триггера и является входом сброса преобразователя длительности в частоту, а выход подключен к первому входу мультиплексора и входу регистра, синхровход которого подключен к управляющему входу мультиплексора, установочному входу статического триггера, входу второго элемента задержки и выходу вентиля с запретом, а выход подключен к второму входу мультиплексора, выход которого подключен к информационному входу вычитающего счетчика, выход заема старшего разряда которого является выходом преобразователя длительности в частоту и подключен к первому входу элемента ИЛИ, вход записи подключен к выходу элемента ИЛИ, а синхровход подключен к выходу второго вентиля, второй вход которого подключен к выходу статического триггера и запрещающему входу вентиля с запретом, вход которого является запускающим входом преобразователя длительности в частоту, выход элемента задержки подключен к второму входу элемента ИЛИ.

6. Ответчик по п. 1, отличающийся тем, что кодер содержит сдвиговый регистр, кодовую шину, шестой счетчик, дешифратор конечного кода, элемент задержки, статический триггер, два вентиля, при этом запускающий вход кодера подключен к установочному входу статического триггера и входу записи сдвигового регистра, синхровход которого является синхровходом кодера и подключен к первому входу первого вентиля, информационный вход подключен к кодовой шине, а последовательный выход подключен к первому входу второго вентиля, выход которого является выходом кодера, а второй вход подключен к выходу статического триггера и второму входу первого вентиля, выход которого подключен к синхровходу счетчика, обнуляющий вход которого подключен к обнуляющему входу статического триггера, выходу элемента задержки и является выходом сброса кодера, а информационный выход подключен к входу дешифратора конечного кода, выход которого подключен к входу элемента задержки.