Устройство для отсчета времени

Устройство для отсчета времени

Реферат

 

Изобретение относится к вычислительной технике и предназначено для непрерывного отсчета астрономического времени, фиксации заранее заданного момента времени, для измерения истекшего времени работы процесса и может быть применено в ЭВМ любого класса. Технический результат заключается в повышении помехоустойчивости устройства при воздействии одиночной помехи. Устройство содержит коммутаторы, блок управления, блок сравнения, счетчик, блок памяти информационных разрядов, блок памяти контрольных разрядов, регистр, блок предсказания переносов, блок предсказания четных байтов, блок формирования сигналов состояния устройства, элемент свертки по модулю два, элемент ИЛИ и узел контроля. 1 з.п. ф-лы, 5 ил.

Изобретение относится к вычислительной технике и предназначено для непрерывного отсчета астрономического времени для фиксации заранее заданного момента времени, для измерения истекшего времени работы процессора (функция таймера-процессора) и может быть применено в ЭВМ любого класса, например в ЕС ЭВМ.

Известно устройство для отсчета времени (1), содержащее блок памяти часов, блок памяти компаратора, блок памяти таймера-процессора, счетчик часов, счетчик таймера- процессора, регистр часов, регистр таймера-процессора, регистр переноса часов, регистр переноса таймера-процессора, селектор часов, селектор таймера-процессора, регистр запроса на прерывание от таймера-процессора, регистр запроса на прерывание от компаратора, блок сравнения, регистр сравнения, узлы контроля часов и таймера-процессора.

Недостатком указанного устройства является низкая помехоустойчивость устройства вследствие невозможности восстанавливать текущие значения часов, таймера-процессора, компаратора при их искажении одиночной помехи (сбоем). Любое одиночное искажение значений часов, таймера-процессора, компаратора, фиксируемое средствами контроля ведет к отказу устройства, тяжелому останову ЭВМ и перезагрузке системы.

Наиболее близким по технической сущности к заявляемому является устройство для отсчета времени, содержащее два двунаправленных коммутатора, счетчик, блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, два коммутатора, регистр, блок предсказания переносов, блок предсказания четности байтов, блок формирования сигналов состояния устройства, элемент свертки по модулю два, элемент ИЛИ, причем группа адресных входов блока памяти контрольных разрядов соединена с группой адресных входов блока памяти информационных разрядов и с группой адресных входов блока управления, вход запуска которого является входом запуска устройства, вход задания операций внешнего обмена которого соединен с входом задания операций внешнего обмена блока управления, группа входов задания начальных условий которого является соответствующей частью группы входов задания начальных условий устройства, оставшаяся часть входов группы входов задания начальных условий которого соединена с группой задания начальных условий блока формирования сигналов состояния устройства, первая группа тактовых входов блока управления является первой группой тактовых входов устройства, вход фиксации переполнения блока формирования сигналов состояния устройства соединен с выходом блока предсказания переносов, группа выходов которого соединена со второй группой входов блока предсказания четности байтов, первая группа входов которого соединена с группой входов блока предсказания переносов, с группой разрядных выходов счетчика и с группой информационных входов блока памяти информационных разрядов, управляющий вход которого соединен с управляющим входом блока памяти контрольных разрядов и с шестым выходом блока управления, седьмой выход которого соединен с группой информационных входов регистра, а вторая группа информационных входов первого коммутатора соединена со второй группой выходов блока предсказания четности байтов, первая группа выходов которого соединена со второй группой входов блока сравнения, первая группа входов которого соединена с группой разрядных выходов регистра и с группой информационных входов блока памяти контрольных разрядов, группа выходов которого соединена с первой группой информационных входов первого коммутатора и со второй группой информационных входов/выходов второго двунаправленного коммутатора, вторая группа информационных входов/выходов первого двунаправленного коммутатора соединена с группой выходов блока памяти информационных разрядов и с группой информационных входов счетчика, вход разрешения счета которого соединен с первым входом блока управления, второй выход которого соединен со входом запрета первого, второго двунаправленных коммутаторов и второго коммутатора, входы управления передачей информации первого и второго двунаправленных коммутаторов соединены с третьим выходом блока управления, четвертый выход которого соединен со входом управления передачей информации коммутатора, первая группа информационных входов/выходов первого двунаправленного коммутатора является группой входов/выходов задания времени устройства, первая группа входов/выходов второго двунаправленного коммутатора является группой входов/выходов контрольных разрядов устройства, группа информационных выходов вместе с выходом разряда контроля четности второго коммутатора группой выходов сигналов состояния вместе с выходом разряда контроля четности устройства, выход ошибки которого соединен с выходом ошибки записи/чтения блока формирования сигналов состояния устройства, группа выходов состояния которого соединена с соответствующими входами элемента свертки по модулю два и с входами/выходами второй группы информационных входов второго коммутатора, вход разряда контроля четности которого соединен с выходом элемента свертки по модулю два, выходы которого соединены с соответствующими входами элемента ИЛИ, выход которого соединен с выходом запроса устройства, управляющий вход блока формирования сигналов состояния соединен с пятым выходом блока управления, выход конца операции внешнего обмена которого является выходом конца операции внешнего обмена устройства, вход начальной установки которого соединен со входом начальной установки блока формирования сигналов состояния устройства, соответствующие тактовые входы второй группы тактовых входов которого соединены с группами тактовых входов первого, второго двунаправленных коммутаторов, второго коммутатора, счетчика, регистра, блока формирования сигналов состояния устройства и со второй группой тактовых входов блока управления.

В указанном устройстве, если в процессе модификации (счета) значений часов, таймера-процессора, компаратора произойдет сбой и искажение указанных значений под действием помехи, то формируется сигнал "легкой" ошибки, под управлением которого предотвращается запись искаженного значения в память и обеспечивается сохранение в памяти предыдущего не искаженного значения (часов, таймера- процессора или компаратора). При этом параллельно формируется сигнал запроса на обслуживание в центральный процессор, в котором можно контролировать допустимое количество "легких" ошибок (сбоев).

Таким образом, предотвращается потеря отсчета часов, таймера процессора, компаратора и, следовательно, тяжелый останов ЭВМ и перезагрузка системы до появления недопустимого количества искажающих помех (сбоев). При этом точность показаний часов, компаратора, таймера-процессора ухудшается. Если же искажения данных происходит во время чтения их из памяти и занесения в счетчик и регистр, а счет происходит без ошибок, то неопределенно искаженные данные записываются в блоки памяти, т.е. блокировки записи искаженных данных в память не происходит, а фиксируется лишь факт их искажения который необходимо интерпретировать как отказ.

Недостатком указанного устройства является низкая помехоустойчивость устройства вследствие отсутствия восстановления данных счета (значений часов, компаратора, таймера-процессора) в устройстве при искажении их помехами.

В устройстве предусмотрена возможность сохранять предыдущие значения данных (предшествующие значения данным, искаженным помехой только в момент счета в счетчике) и продолжать счет с потерей точности счета. В результате потеря точности счета данных, при этом становится непредсказуемой (вследствие отсутствия диагностики места ошибки относительно типа данных часов или компаратора или таймера процессора), что требует фиксировать отказ системы при любом искажении данных помехой.

Цель изобретения повышение помехоустойчивости устройства за счет автоматического восстановления данных счета с сохранением точности счета в устройстве при искажении данных одиночными помехами.

Цель достигается тем, что устройство для отсчета времени, содержащее первый и второй двунаправленные коммутаторы, счетчик, блок управления, блок сравнения, блок памяти информационных разрядов, блок памяти контрольных разрядов, первый и второй коммутаторы, регистр, блок предсказания переносов, блок предсказания четности байтов, блок формирования сигналов состояния устройства элемент вертки по модулю два, элемент ИЛИ, причем группа адресных входов блока памяти контрольных разрядов соединена с группой адресных входов блока памяти информационных разрядов и с группой адресных входов блока управления, вход запуска которого является входом запуска устройства, вход задания операцией внешнего обмена которого соединен с входом задания операций внешнего обмена блока управления, группа входов задания начальных условий которого является соответствующей частью группы входов задания начальных условий устройства, оставшейся часть входов группы входов задания начальных условий которого соединена с группой входов задания начальных условий блока формирования сигналов состояния устройства, первая группа тактовых входов блока управления является первой группой тактовых входов устройства, вход фиксации переполнения блока формирования сигналов состояния устройства соединен с выходом блока предсказания переносов, группа выходов которого соединена со второй группой входов блока предсказания четности байтов, первая группа входов которого соединена с группой информационных входов блока предсказания переносов, с группой разрядных выходов счетчика и с группой информационных входов блока памяти информационных разрядов, управляющих вход которого соединен с управляющим входом блока памяти контрольных разрядов и с шестым выходом блока управления, седьмой выход которого соединен с управляющим входом первого коммутатора, группа выходов которого соединена с группой информационных входов регистра, а вторая группа информационных входов первого коммутатора соединена со второй группой выходов блока предсказания четности байтов, первая группа выходов которого соединена со второй группой входов блока сравнения, первая группа входов которого соединена с группой разрядных выходов регистра и с группой информационных входов блока памяти контрольных разрядов, группа выходов которого соединена с первой группой информационных входов первого коммутатора и со второй группой информационных входов/выходов второго двунаправленного коммутатора, вторая группа информационных входов/ выходов первого двунаправленного коммутатора соединена с группой выходов блока памяти информационных разрядов и с группой информационных входов счетчика, вход разрешения счета которого соединен с первым выходом управления, второй выход которого соединен со входом запрета первого, второго двунаправленного коммутатора и второго коммутатора, входы управления передачей информации первого и второго двунаправленных коммутаторов соединены с третьим выходом блока управления, четвертый выход которого соединен со входом управления передачей информации второго коммутатора, первая группа информационных входов/выходов первого двунаправленного коммутатора является группой входов/выходов задания времени устройства, первая группа информационных входов/выходов двунаправленного коммутатора является группой входов/выходов контрольных разрядов устройства, группа информационных выходов вместе с выходом разряда контроля четности второго коммутатора является группой выходов сигналов состояния вместе с выходом разряда контроля четности устройства, выход ошибки которого соединен с выходом ошибки записи/чтения блока формирования сигналов состояния устройства, группа выходов состояния которого соединены с соответствующими входами элемента свертки по модулю два и с информационными входами второго коммутатора, вход разряда контроля четности которого соединен с выходом элемента свертки по модулю два, соответствующие входы которого соединены с выходами элемента ИЛИ, выход которого соединен с выходом запроса устройства, управляющий вход блока сигналов состояния соединен с пятым выходом блока управления, выход конца операции внешнего обмена которого является выходом конца операции внешнего обмена устройства, вход начальной установки которого соединен со входом начальной установки блока формирования сигналов состояния устройства, соответствующие тактовые входы второй группы тактовых входов которого соединены с группами тактовых входов первого, второго двунаправленного коммутаторов, второго коммутатора, счетчика, регистра, блока формирования сигналов состояния устройства и со второй группой тактовых входов блока управления, дополнительно содержит узел фиксации ошибок, причем вход фиксации отказа блока формирования сигналов состояния соединен с первым выходом узла фиксации ошибок, второй выход которого соединен с управляющим входом счетчика, блока предсказания переносов, блока предсказания четности байтов, а третий выход узла фиксации ошибок соединен со входом блокировки блока управления, группа адресных выходов которого соединена с группой адресных входов узла фиксации ошибок, управляющий вход которого соединен с восьмым выходом блока управления, вход фиксации ошибок узла фиксации ошибок соединен с выходом блока сравнения, а группа тактовых входов узла фиксации ошибок соединена с соответствующими входам и второй группы тактовых входов устройства.

В заявленном устройстве содержатся такие признаки, как узел фиксации ошибок со связями, которые отсутствуют во всех аналогах и благодаря которым достигается положительный эффект повышение помехоустойчивости устройства за счет восстановления данных счета с сохранением точности счета в устройстве при искажении данных помехами. Структура узла фиксации ошибок также является новой, но может быть разной в зависимости от используемой элементарной базы.

Так как в заявленном устройстве содержатся признаки не обнаруженные ни в одном аналоге и обеспечивающие достижение положительного эффекта, то оно соответствует критерию "существенные отличия".

На фиг. 1 изображена структура схема устройства; на фиг. 2 структурная схема блока управления; на фиг. 3 функциональные схемы блока предсказания переносов и блока предсказания четности байтов; на фиг. 4 структурная схема счетчика; на фиг. 5 функциональная схема узла фиксации ошибок. Цифрами на фиг. 1-5 обозначены: 1 первый двунаправленный коммутатор, 2 второй двунаправленный коммутатор, 3 второй коммутатор, 4 счетчик, 5 блок управления, 6 блок сравнения, 7 блок памяти информационных разрядов, 8 - блок памяти контрольных разрядов, 8 первый коммутатор, 10 регистр, 11 - блок предсказания переносов, 12 блок предсказания четности байтов, 13 узел фиксации ошибок, 14 блок формирования сигналов состояния устройства, 15 - элемент свертки по модулю два, 16 элемент ИЛИ, 17 второй выход узла 13, управляющий вход счетчика 4, блоков 11, 12, 18 первый выход узла 13, вход фиксации отказов блока 14, 19 третий выход узла 13, вход блокировки блока 5, 20 восьмой выход блока 5, управляющий вход узла 13, 21 первая группа входов/выходов коммутатора 1, группа входов/выходов задания времени устройства, 22 первая группа входов/выходов коммутатора 2, группа входов/выходов контрольных разрядов, 23 группа выходов вместе с выходом разряда контроля четности коммутатора 3, группа выходов сигналов состояния вместе с входом разряда контроля четности устройства, 24 вход начальной установки устройства и блоков 14, 25 выход запроса устройства, выход элемента 16, 26 выход конца операции внешнего обмена блока 5 и устройства, 27 выход ошибки устройства и выход ошибки записи/чтения блока 14, 28 группа выходов состояния блока 14, соответствующие входы элементов 15, 16 соответствующие информационные входы второго коммутатора 3, 29 вход разряда контроля четности группы информационных входов коммутатора 3, выход элемента 15, 30 группа выходов первого коммутатора 9, группа информационных входов регистра 10, 31 группа разрядных выходов счетчика 4, грстра 10, 31 группа разрядных выходов счетчика 4, группа информационных входов блоков 7, 11 первая группа входов блока 12, 32 группа выходов блока 11, вторая группа входов блока 12, 33 - выход блока 6, вход фиксации ошибок узла 13, 34 выход блока 11, вход фиксации переполнения блока 14, 35 вторая группа выходов блока 12, вторая группа информационных входов коммутаторов 9, 36 первая группа выходов блока 12, вторая группа входов блока 6, 38 первая группа входов блока 6, группа выходов регистра 10, группа информационных входов блока 8, 37 - управляющий вход блока 14, пятый выход блока 5, 39 управляющий вход коммутатора 9, седьмой выход блока 5, 40 управляющий вход блоков 7 и 8, шестой выход блока 5, 41 группа адресных входов блоков 7, 8 узла 13, группа адресных выходов блока 5, 42 выход задания операций внешнего обмена устройства и блока 5, 43 выход разрешения счета счетчика 4, первый выход блока 5, 44 вход управления передачей информации коммутатора 3, четвертый выход блока 5, 45 вход запрета коммутатора 1, 2, 3 второй выход блока 5, 46 вход управления передачей информации коммутатора 1, 2 третий выход блока - 5, 47 вторая группа тактовых входов устройства 48 вторая группа тактовых входов блока 5, 49 вход запуска устройства и блока 5, 50 группа входов задания начальных условий устройства, 51 группа входов задания начальных условий блока 5, 52 первая группа тактовых входов устройства и блока 5, 53, 54, 55, 56 группы тактовых входов соответственно блока 14, узла 13, счетчика 4 и регистра 10, коммутаторов 1, 2, 3 соответствующие тактовые входы группы входов 47, 58 узел управления внешним обменом блока 5, 59 узел внутреннего управления блока 5, 60 узел сравнения блока 5, 61 узел формирования адресных сигналов блока 5, 62 элемент И в блоке 5, 63, 64 выходы сигналов >СПАДР1, >СПАДР2 узла 59, соответствующие входы узла 58, 65, 66 выходы сигналов СБРОС, >ЗПБОВ узла 58, и узла 77 (сигнал >ЗПБОВ) 67 группа адресных выходов узла 58, первая группа входов узла 60, вторая группа входов которого соединена с группой адресных выходов узла 61 и с группой адресных выходов 41, 68 выход сигнала >ТСП узла 60, соответствующий вход узла 59, 69 выход сигнала >E1RAMD узла 59, соответствующий вход узла 58, соответствующий разряд выхода 40, 70 выход сигнала >WRRAMD узла 59, соответствующий разряд выхода 40, 71-72 выходы сигналов УПР, >УПР узла 59, разряды выхода 39, 73-74 выходы сигналов БЗП, >БЗП узла 59, соответствующие разряды выхода 37, 75-76 выходы сигналов >АДР1, >АДР2 узла 61, соответствующие входы узла 59, соответствующие разряды выхода 37, 77, 78 выходы сигналов >РКМ2, >РТП2 узла 61, соответствующие разряды выхода 37, 79 выход сигналов 3ПБОВ узла 58, соответствующий вход узла 61, 80 первая группа тактовых входов узла 58 тактовых сигналов >ТТ2 С1, >ТТ4 С2, >РТИПП1, >ТТ5 С1, РТИ2В, >Т5БОВ, соответствующие входы группы входов 51, 81 вторая группа тактовых входов узла 58 тактовых сигналов, >С1БOВД, >С2БОВД, >ТИ2 С2, >ТИ3 С2, соответствующие входы группы входов 48, 82 группа тактовых входов узла 60 тактовых сигналов >СИ2 БОВ, >СИ4 БОВ, соответствующие входы группы входов 48, 83 вторая группа тактовых входов узла 59 тактовых сигналов >СИ4 БОВ, >СИ6 БОВ, соответствующие входы группы входов 48, 84 группа тактовых входов узла 61 тактовых сигналов >СИ1 БОВ, >СИ6 БОВ, соответствующие входы группы входов 48, 85 первая группа тактовых входов узла 59 тактовых сигналов Т3БОВ, >Т4БОВ, соответствующие входы группы входов 52, 86 выход сигнала 3ПТ узла 59, соответствующий разряд выхода 20, 87-88 выходы сигналов >DЕ1РD >SРD узла 56, соответствующие разряды выходов 46, 89 элемент НЕ в блоке 11, 90, 91 элементы И в блоке 11, 92, 93, 94, 95, 96, 97 соответственно первый и второй узлы формирования сигналов четности в блоке 12, 98, 99 коммутаторы в блоке 12, 100 выход предсказанных сигналов четности байтов узла 96 (на каждом i-ом (i 0 6) разряде выхода 100 формируется сигнал четности для значения двоичного кода i-го байта, равного (a + 1), где a значение двоичного кода i-го байта на группе входов 31), 101 выход сигналов четности байтов узла 96 (на каждом i-ом (i 0 5) разряде выхода 101 формируется сигнал четности для значения двоичного кода i-го байта на группе входов 31, равного a), 102 выход предсказанного сигнала четкости (тетрады на разрядок (48/51) входа 31) узла 97 (на выходе 102 формируется сигнал четности для значения двоичного кода, равного (b + 2), где "b" - значение двоичного кода на разрядах (48/50/входа 31), 103 группа информационных входов счетчика 4, 104 51-й вход группы входов 103, 105 - 51-й разрядный счетчик в счетчике 4, 106 счетный триггер в счетчике 4, соответствующий 51-му разрядному счетчику 4 (при отсчете слева направо начиная с нуля), 107 элемент ИЛИ в счетчике 4, 108 элемент НЕ в счетчике 4, 109 - счетный вход счетчика 105, 110 счетный вход триггера 106, 111 вход переноса триггера 106, 112 элемент И в узле 13, 113 элемент И-НЕ в узле 13, 114 триггер в узле 13, 115 элемент памяти в узле 13, 116 элемент 2И-ИЛИ в узле 13, 117 элемент И в узле 13, 118 элемент И-НЕ в узле 13, 119 элемент ИЛИ в узле 13, 120 инверсный выход элемента 113, разряд выхода 18, на котором формируется сигнал ОШВ3 1 при наличии хоть одной ошибки, указывающей на ошибочность данных и фиксируется в блоке 14 при выполнении операций внешнего обмена, 121 выход элемента 112, разряд выхода 18, на котором формируется сигнал >ОТКАЗ 1, если при попытке восстановить правильное значение данных счета вновь появляется сигнал ошибки >НСП 1, указывающий, что искаженное значение данных восстановить нельзя, 122 - инверсный выход элемента 118, разряд выхода 18, на котором формируется сигнал НСП 0 для блокировки фиксации сигналов переполнения в блоке 14 при возникновении ошибки счета.

Идентификаторы сигналов, приведенные над соответствующими связями на фиг. 2,5 и в перечне обозначений, соответствуют принятым идентификаторам (обозначениям) этих же сигналов (и связей) в документе (3).

Цифры около групп входов и выходов на фиг. 3,4 обозначают номера разрядов или входов и выходов.

Дунаправленные коммутаторы 1, 2 и коммутатор 3 предназначены для подключения устройства к общей магистрали центрального процессора и организации обмена информацией с центральным процессором ЭВМ. По структуре и функционированию коммутаторы 1, 2, 3 идентичны одноименным коммутатором прототипа и могут быть построены на микросхемах типа КМ500 RG3 или КС1543ИР1. Коммутаторы 1, 2, 3 функционируют следующим образом. При установке на входе 45 логического нуля обеспечивается запрет записи информации с любой группы входов/выходов коммутаторов и входа 28 во внутренний регистр. При установке на входе 45 логической единицы обеспечивается запись информации во внутренний регистр коммутаторов 1, 2, 3 первой или второй группы информационных входов/выходов коммутаторов (в зависимости от управляющих сигналов на входе 46, 44) под действием тактовых импульсов на тактовых входах 56. Группа 56 тактовых входов состоит из двух тактовых входов, на первый из которых подается тактовый сигнал С1 БОВ, фиксирующий входную информацию, а второй сигнал С2БОВ, фиксирующий информацию для передачи на выходы. При установке на разряде 87 выхода 46 логического нуля передача информации на входы/выходы со входов внутреннего регистра блокируется.

При логической единице на разряде 87 и логическом нуле на разряде 88 обеспечивается передача информации со второй группы информационных входов/выходов на информационный входы внутреннего регистра для записи в регистр и передача информации с выходов внутреннего регистра на первую группу информационных входов/выходов коммутаторов, а при логической единице на разряде 87 и логической единице на разряде 88 обеспечивается аналогичная передача информации в обратном направлении.

Коммутатор 3 по структуре и функционированию аналогичен коммутаторам 1, 2 с тем отличием, что он постоянно настроен на передачу информации со входов 28, 29 на выходы 23.

Счетчик 4 предназначен для промежуточного запоминания значений часов, компаратора, таймера-процессора и для модификации (счета) указанных значений на +1 или +2. Счетчик 4 может быть реализован, например, на миикросхемах типа КМ500СТ2 или КС1543ИЕ1. Счетчик 4 функционирует следующим образом. При логическом нуле на входе 43 счетчик 4 устанавливается в режим записи кода с информационной группы входов под действием тактовых сигналов на входах 59. При логической единице на входе 43 счетчик 4 устанавливается в режим счета (+2) при логической единице на входе 17 или в режим счета (+1) при логическом нуле на входе 17. Счетчик 4 (фиг. 4) может быть построен с использованием 51-разрядного счетчика 105, счетного триггера 106, элементов 107, 108.

Блок 5 управления (фиг. 2) предназначен для формирования управляющих сигналов для всех узлов и блоков устройства, для формирования адресов часов, коммутатора и таймера-процессора в требуемый временной промежуток времени и для формирования сигнала конца операции внешнего обмена на выходе 26.

Структурная схема блока 5 изображена на фиг. 2. Блок 5 содержит узел 58 управления внешним обменом, узел 59 внутреннего управления узел 60 сравнения, узел 61 формирования адресных сигналов, элемент 62 И.

Структурная схема блока 5 отличается от структурной схемы блока управления прототипа наличием дополнительного элемента 62 со связями выхода 20 с разрядами 75, 76, 86, 70.

Блок управления 5 функционирует так же, как и блок управления прототипа, с тем отличием, что на выходе 20 формируется набор сигналов АДР1, АДР2, ЗПТ, >WRRAMD.

Блок 6 сравнения предназначен для сравнения значений контрольных разрядов с группы выходов регистра 10 и с группы выходов 36 для формирования сигнала равенства (НСП 1) или сигнала неравенства (>НСП 1). Блок 7 памяти информационных разрядов и блок 8 памяти контрольных разрядов предназначен для хранения кодов текущих значений часов (компаратора, таймера-процессора) и контрольных кодов значений побайтных сигналов четности кодов текучих значений часов (компаратора, таймера-процессора). Блоки 7, 8 функционируют следующим образом. При нулевом коде на разряде 69 и нулевом коде на втором разряде (выходе элемента 62) входа 40 на выходы блоков 7, 8 считывается информация хранимая в блоках по адресу, код которого установлен на входах 41. При единичном коде на втором разряде (выходе элемента 62) входа 40 в блоках 7, 8 осуществляется операция записи по адресу код которого установлен на входах 41.

Коммутатор 9 предназначен для передачи контрольных кодов сигналов четности с группы выходов блока 8 (при коде на разрядах 71, 72 входа 39, равном 10) или с группы выходов 35 (при коде на разрядах 71, 72 входа 39, равном 01.

Регистр 10 предназначен для временного хранения контрольных кодов сигналов четности, передаваемых с выходов блока 8 или выходов 35 блока 12. Блок 11 предсказания переносов (фиг. 3) предназначен для формирования сигналов побайтных предсказанных переносов на выходах 32, предсказанного сигнала переноса из нулевого разряда кода, установленного на входах 31 (на выходе 34).

Блок предсказания переносов может быть построен на элементах НЕ 89, и 90, 91, 9394, 95 ИЛИ 92 (фиг. 3).

Структура и функционирование блока 11 идентичны структуре и функционирование одноименного блока прототипа с тем отличием, что дополнительно введены элементы НЕ 89, И 90, 91 ИЛИ 92 со связями и вход 17. Функционирование блока 11 однозначно поясняется функциональной (логической) схемой на фиг. 3 и не требует дополнительных пояснений. Блок 12 предсказания четности байтов (фиг. 3) для формирования побайтных сигналов четности (на выходах 36) для кода, установленного на входе 31 и предсказанных побайтных сигналов четности (на выходах 35) для кода, установленного на входе 31 после его модификации.

Блок 12 содержит узлы формирования сигналов четностей 96, 97, коммутатора 98, 99. На выходе 36 формируются побайтные сигналы четности для кода, установленного на входе 31. На выходах 101 формируются предсказанные сигналы четности для каждого байта кода, установленного на входе 31, т.е. предполагается, что к значению кода каждого байта (в младший разряд байта) прибавлена единица и для полученного кода суммы формируется предсказанный сигнал тревоги четности на соответствующем выходе 100. В зависимости от наличия или отсутствия переноса в байт на соответствующий выход 35 передается сигнал либо с соответствующего входа входов 100, либо с соответствующего входа входов 36. Т.е. при наличии сигнала переноса на i-ом выходе входов 32 сигнал четности с i-го входа выходов 100 передается на i-й выход выходов 35 (i=0-5)). В противном случае на i-ый выход выходов 35 передается сигнал с i-го выхода выходов 101 (см. пояснения позиций 100,101). На 6-й выход выходов 35 передается сигнал четности с 6-го выхода выходов 100 при логическом нуле на входе 17. При логической единице на входе 17 на 6-й выход выходов 35 передается сигнал с выхода 102 (см. пояснения позиции 102).

Узел 96 может быть построен на элементах ПЗУ соответствующим образом закодированных (как прототип). Узел 97 также может быть построен на элементе ПЗУ закодированном так как это описано при пояснении позиции 102.

Структура блока 12 отличается от структуры одноименного блока прототипа наличием дополнительного коммутатора 98 и узла 97. Так как введение элементов 89, 90, 91, 92 в блок 11 коммутатора 98 и узла 97 в блок 12 обусловлено наличием признака связи 17 и принятым алгоритмом функционирования устройства, а также в связи с тем, что структуры блоков 11, 12 могут быть другими (в зависимости от используемой базы), то авторы считают нецелесообразным описывать структуру блоков 11 и 12 в формуле изобретения.

Узел 13 фиксации ошибок (фиг. 5) предназначен для фиксации сигналов ошибок формируемых на разрядах 33(НСП=0, НСП=1) в триггере 114 (при >АДР2=1 и отсутствии операции внешнего обмена записи данных ЗПТ=1) или в элементе памяти 115 по адресу, соответствующему адресу хранения искаженных данных в блоке 7 (установленному на входах 41), для формирования сигнала восстановления искаженных данных (логической единицы на выходе 17 при >АДР=1, ЗПТ=1), для формирования сигнала блокировки записи искаженных данных в блоке 7, 8 (на выходе 19) для формирования сигнала ошибки (>ОШВ3=1) на разряде выхода 18) для индикации ее на выходе 27 при операциях внешнего обмена, для формирования сигнала блокировки (НСП1=0, >АДР2=1 на разряде выхода 18) для блокировки фиксации сигналов ошибки счета, для формирования сигнала отказа устройства (>ОТКА3=1) на разряде выхода 18) при невозможности восстановить искаженные данные.

Узел 13 может иметь структуру изображенную на фиг. 5 или другую структуру (в зависимости от используемой элементной базы), обеспечивающую реализацию алгоритма функционирования устройства.

Функционирование узла 13 будет пояснено при описании функционирования устройства.

Устройство функционирует следующим образом. В исходном состоянии на входы 47, 52 не поступает тактовые сигналы. После включения элеткропитания по последовательным цепям сброса, не показанным на чертежах, во все триггерные и регистровые элементы памяти заносятся нулевые коды. На входе 42 устанавливается нулевой код. На входах 50 устанавливаются требуемые коды начальных условий. Затем осуществляется щапуск тактовых сигналов на входах 47, 52. На вход 47 начинают поступать тактовые сигналы задающей серии >С1БОВ(>С1БОВД), >С2БОВ(>С2БОВД), основной серии >СИ1-БОВ, >СИ2-БОВ, >СИЗ-БОВ, >СИ4-БОВ, >СИ6-БОВ, процессорной серии >ТИ2-С2, >ТИЗ-С2. На вход 52 начинают поступать тактовые сигналы вспомогательной основной серии: >ТЗБОВ, >Т4БОВ, >Т5БОВ и вспомогательной процессорной серии >ТТ2-С1, >ТТ4-С2, >ТТ5-С1, >РТИПП1, РТИ2В.

Сразу после включения электропитания на вход 49 подается запускающий сигнал, представляющий импульсы длительностью 500 нс поступающие на вход 49 с периодичностью 1 мкс.

Сигналы >С1БОВ (>С1БОВД) и >С2БОВ (>С2БОВД) представляют собой импульсы длительностью меньшей 20 нс и большей 10 нс, поступающие каждый на "свой" тактовый вход с периодичностью (40-32,2)нс, при этом при отсутствии импульса >С1БОВ(>С1БОВД) появляется импульс >С2БОВ (>С2БОВД) и наоборот. Сигналы >СИ1БОВ, >СИ2БОВ, >СИ3БОВ, >СИ4-БОВ, >СИ5-БОВ, >СИ6-БОВ представляют собой сигналы длительностью такой же, как и сигналы >С1БОВ(>С2БОВ), поступающие последовательно каждый на "свой" соответственно, первый, второй, третий, четвертый, пятый, шестой тактовые входы. Периодичность поступления каждого импульса на "своем" тактовом входе равна (120-130)нс. При этом импульс >СИ БОВ появляется на i-ом тактовом входе через (20-21,6) нс после начала появления импульса >СИ(i-1)БОВ на (i-1)-ом тактовом входе.

Сигналы >ТИ2-С2 и >ТИ3-С2 соответствует сигналам >СИ2-БОВ и >СИ3-БОВ, но появление импульсов >ТИ2-С2 и >ТИ3-С2 не синхронизировано с появлением импульсов >СИ2-БОВ и >СИ3-БОВ. По этой причине моменты появления импульсы >ТИ2-С2 могут совпадать с моментами появления импульсов >СИ2-БОВ или >СИ4-БОВ, >СИ6-БОВ, а моменты появления импульсов >С3-С2 могут совпадать с моментами появления импульсов >СИ1-БОВ, >С3-БОВ, >СИ5-БОВ. Сигнал >СИ5-БОВ в устройстве не используется. Сигналы >Т3БОВ, >Т4БОВ, >Т5БОВ представляют собой импульсы длительностью (40-432 нс), поступающие каждый на "свой" тактовых вход с периодичностью (120-130) нс. При этом импульс >Т3БОВ действует во время действия импульсов >СИ2-БОВ, >СИ3 БОВ, импульс >Т4БОВ действует во время действия импульсов >СИ3-БОВ, >СИ4БОВ, импульс >Т5БОВ действует во время действия импульсов >СИ4-БОВ, >СИ5-БОВ. Тактовые сигналы >Т1БОВ, >Т2 БОВ, >Т6 БОВ в устройстве не используются.

Сигналы >ТТ2-С2, >ТТ4-С2, >ТТ5-С1 аналогичны сигналам >Т2БОВ, >Т4ВОВ, >Т5БОВ, но формируются асинхронно, т.е. сигналы >ТТ2-С2(>ТТ4-С2) могут совпадать по времени появления с сигналами >Т2БОВ, >Т4БОВ, >Т6БОВ, а сигнал >ТТ5-С1 может совпадать с сигналами >Т1БОВ, >Т3БОВ, >Т5БОВ.

Сигналы >РТИ1П1 и РТ2В представляют собой импульсы, длительность которых кратна 120 нс, а периодичность появления асинхронна, т.е. моменты появления заранее не определены, т.к. соответствуют моментам включения (выключения) синхронизации центрального процессора при приостановках его работы в связи с взаимодействием оперативной памяти с каналами ввода-вывода.

Сигналы >ТТ2-02, >ТТ4-С2, >ТТ 5-С1, >РТИ1П1, РТИ2В-С2, >ТИ2-С2, >ТИЗ-С2 необходимо использовать для частичной синхронизации работы устройства с работой центрального процессора при обмене информацией, что связано с конкретной реализацией устройства и его применением.

Затем микропрограммно (с помощью центрального процессора) через входы (выходы 22, 21 устанавливаются нулевые показания (нулевой код)) часов, компаратора, таймера- процессора путем установки на выходе 26 кода записи показаний часов компаратора, таймера-процессора. Затем на входе 53 устанавливается код чтения часов, после появления сигнала готовности на выходе 26, на вход 24 подается сигнал сброса (СБР-ТОШЗП=0) длительностью 120 нс. Затем на входах 42 устанавливается код записи компаратора и через входы/ выходы 21,22 в компаратор записывается единичный код.

На выходе 25 должен появиться сигнал запроса на прерывание, а на выходах 59 формируется код с признаком прерывания от компаратора. После указанной последовательности операций устройство считается приведенным в исходное состояние.

Таким образом, на входах 42 могут устанавливаться следующие коды: нулевой код при отсутствии операций внешнего обмена информацией (с центральным процессором); код записи часов (КЗЧ) для записи нового значения часов; код записи компаратора (КЗК) для записи нового значения компаратора; код записи таймера-процессора (КЗТ) для записи нового значения таймера-процессора; код чтения часов (КЧЧ) для чтения значения часов; код чтения компаратора (КЧК) - для чтения значения компарато