Цифровой измеритель фазового сдвига

Цифровой измеритель фазового сдвига

Реферат

 

Изобретение относится к измерительной технике и может быть использовано для помехоустойчивого измерения фазы сигнала в различных радиотехнических устройствах и системах или как самостоятельное устройство. Предложенный цифровой измеритель фазового сдвига содержит блок синхронизации, блок формирования цифрового опорного сигнала, микропроцессорный вычислительный блок, ограничитель, вход которого является входом цифрового измерителя фазового сдвига, два накапливающих сумматора, информационные входы которого подключены к выходам блока формирования цифрового опорного сигнала, и два регистра памяти, информационные входы которого подключены к выходам накапливающих сумматоров, а выходы - к информационным входам микропроцессорного вычислительного блока, кроме того выход ограничителя подключен к управляющим входам накапливающих сумматоров, информационный вход блока формирования цифрового опорного сигнала подключен к выходу микропроцессора вычислительного, выход синхронизации блока синхронизации подключен к входам синхронизации накапливающих сумматоров и блока формирования цифрового опорного сигнала, а выход сброса блока синхронизации подключен к соответствующим входам накапливающих сумматоров, регистров памяти и микропроцессорного вычислительного блока, выход "чтение" микропроцессорного вычислительного блока подключен к соответствующим входам регистров памяти, а выход "запись" микропроцессорного вычислительного блока к соответствующему входу блока формирования цифрового опорного сигнала. Предложенный цифровой измеритель фазового сдвига имеет повышенную точность и помехоустойчивость и имеет расширенный рабочий частотный диапазон. 1 з. п. ф-лы; 5 ил.

Изобретение относится к измерительной технике и может быть использовано для помехоустойчивого измерения фазы сигнала в различных радиотехнических устройствах и системах или как самостоятельное устройство.

Известен цифровой измеритель фазового сдвига, содержащий формирующий узел, первую и вторую логические элементы, первый и второй реверсивный счетчик, генератор образцового напряжения, узел управления, генератор импульсов и микропроцессорный вычислительный блок, причем вход формирующего узла подключен ко входу измеряемого сигнала, а выход к первым входам первого и второго логических элементов, выходы генератора образцового напряжения подключены ко вторым входам логических элементов и к первому входу узла управления, выход которого подключен к управляющему входу микропроцессорного вычислительного блока, выходы логических элементов подключены к управляющим входам реверсивных счетчиков, выходы которых подключены к информационным входам микропроцессорного вычислительного блока, выходы генератора импульсов подключены счетным входам реверсивных счетчиков и к узлу управления. (см. М. К. Чмых. Цифровая фазометрия. М. Радио и связь,1993 стр. 130).

Недостатком этого цифрового измерителя фазового сдвига является низкая точность фазового сдвига при отношениях сигнал шум более единицы. Как показано в книге М.К. Чмых. Цифровая фазометрия М. Радио и связь, 1993 (стр.116) в цифровых измерителях фазового сдвига этого класса систематическая погрешность может достигать 4,07 ^o.Кроме этого недостатком такого измерителя фазового сдвига является с повышенной сложностью, связанной с применением многоразрядных реверсивных счетчиков. Это ограничивает возможности этого цифрового измерителя фазового сдвига.

Известен также цифровой измеритель фазового сдвига, содержащий ограничитель измеряемого сигнала, генератор опорного напряжения, формирователь опорных импульсных последовательностей, реверсивные счетчики, постоянный запоминающий блок, перемножители, блок управления, микропроцессорный вычислительный блок, две группы логических элементов и генератор импульсов, причем генератор опорного напряжения соединен с входом формирователя опорных импульсных последовательностей и входом блока управления, выходы реверсивных счетчиков соединены с соответствующими входами перемножителей, выходы которых соединены с входами микропроцессорного вычислительного блока, блок управления соединен с входом постоянного запоминающего блока и входами второй группы логических элементов, выход которой соединен с входами перемножителей, выходы ограничителя и генератора опорного напряжения соединены с входами первой группы логических элементов, выходы которой соединены с входами второй группы логических элементов, выходы которой соединены с входами реверсивных счетчиков, генератор импульсов соединен с входами постоянного запоминающего блока, блока управления и реверсивных счетчиков. (см. А.с. СССP N928252, кл. G O1 R 25/08, Б. И. N18, 1982). Указанный цифровой измеритель фазового сдвига является развитием цифрового измерителя фазового сдвига приведенного выше. В нем существенно уменьшены погрешности измерения фазы. Но недостаток, связанный с применением многоразрядных реверсивных счетчиков не только не устранился, но и усилился, так как число реверсивных счетчиков увеличилось.

Известен также цифровой измеритель фазового сдвига, который взят в качестве прототипа, содержащий последовательно включенные узел выборки и хранения, аналого цифровой преобразователь, накопитель, первый узел перемножения, а также микропроцессорный вычислительный блок, блок синхронизации, блок цифрового опорного сигнала, второй перемножитель, причем вход узла выборки и хранения подключен ко входу измеряемого сигнала, выход блока синхронизации подключен к входам синхронизации узла выборки и хранения, накопителя и блока цифрового опорного сигнала, выходы блока цифрового опорного сигнала подключены ко вторым входам перемножителей, выход накопителя подключен также к первому входу второго перемножителя, а выходы перемножителей подключены к информационным входам микропроцессорного вычислительного блока (см. М.К. Чмых. Цифровая фазометрия. М.Радио и связь, 1993 стр.143).

Этот цифровой измеритель фазового сдвига более прост в реализации, имеет высокую точность и помехоустойчивость, но имеет существенный недостаток. Его недостаток является ограниченный сверху частотный диапазон измеряемого сигнала. Это связано с невысоким быстродействием аналого-цифровых преобразователей. Так при быстродействии аналого-цифровых преобразователей порядка 1мкс и числе точек дискретизации за период сигнала, равном десяти, верхняя рабочая частота этого цифрового измерителя фазового сдвига составит 100кгц. Это существенно ограничивает возможности этого цифрового измерителя фазового сдвига, так как имеется необходимость увеличения частотного диапазона до десятков МГц.

В основу изобретения положена задача создания высокоточного и помехоустойчивого измерителя фазового сдвига в расширенном диапазоне частот путем аналого-цифрового преобразователя и перемножителей узлов, имеющих ограниченное быстродействие.

Поставленная задача решается тем, что известный цифровой измеритель фазового сдвига, содержащий блок синхронизации, блок формирования цифрового опорного сигнала и микропроцессорный вычислительный блок согласно изобретению снабжен ограничителем, вход которого является входом цифрового измерителя фазового сдвига, двумя накапливающими сумматорами, информационные входы которого подключены к выходам блока формирования цифрового опорного сигнала, и двумя регистрами памяти, информационные входы которого подключены к выходам накапливающих сумматоров, а выходы к информационным входам микропроцессорного вычислительного блока, кроме того выход ограничителя подключен к управляющим входам накапливающих сумматоров, информационный вход блока формирования цифрового опорного сигнала подключен к выходу микропроцессорного вычислительного, выход синхронизации блока синхронизации подключен к выходам синхронизации накапливающих сумматоров и блока формирования цифрового опорного сигнала, а выход сброса блока синхронизации подключен к соответствующим входам накапливающих сумматоров, блока формирования цифрового опорного сигнала, регистров памяти и микропроцессорного вычислительного блока, выход "чтение" микропроцессорного вычислительного блока подключен к соответствующим входам регистров памяти, а выход "запись" микропроцессорного блока подключен к соответствующему входу блока формирования цифрового опорного сигнала.

На фиг.1 приведена структурная схема предлагаемого цифрового измерителя фазового сдвига; на фиг. 2 структурная схема блока формирования цифрового опорного сигнала; на фиг. 3 -структурная схема накапливающего сумматора; на фиг.4 структурная схема микропроцессорного вычислительного блока; на фиг.5 - алгоритм работы микропроцессорного вычислительного блока.

Цифровой измеритель фазового сдвига содержит ограничитель 1, блок синхронизации 2, блок формирования цифрового опорного сигнала 3, регистры памяти 4 и 5, накапливающие сумматоры 6 и 7 и микропроцессорный вычислительный блок 8, причем вход ограничителя 1 является входом цифрового измерителя фазового сдвига, а выход подключен к управляющим входам накапливающих сумматоров 4 и 5, выход синхронизации блока синхронизации 2 подключен к входам синхронизации накапливающих сумматоров 4 и 5 и блока формирования цифрового опорного сигнала 3, выход сброса блока синхронизации подключен к входам сброса блока формирования цифрового опорного сигнала 3, регистров памяти 6 и 7 и ко входу синхронизации конца (начала) измерения микропроцессорного вычислительного блока 8, информационные выходы блока формирования цифрового опорного сигнала 3 подключены к информационным входам накапливающих сумматоров 4 и 5, выходы которых подключены к информационным входам регистров памяти 6 и 7, выходы регистров памяти 6 и 7 подключены к информационным входам микропроцессорного вычислительного блока 8, информационный выход микропроцессорного вычислительного блока 8 подключен к информационному входу блока формирования цифрового опорного сигнала 3, выход "чтение" микропроцессорного вычислительного блока подключен к соответствующим входам регистров памяти, а выход "запись" микропроцессорного вычислительного блока подключен к соответствующему входу блока формирования цифрового спорного сигнала.

Блок формирования цифрового опорного сигнала, приведенный на фиг.2, содержит запоминающие узлы 9 и 10, накапливающий сумматор 11 и регистр памяти 12, причем запоминающие узлы 9 и 10 подключены по адресным входам к выходу накапливающего сумматора 11, вход синхронизации накапливающего сумматора 11 является входом синхронизации блока формирования цифрового опорного сигнала, информационный вход накапливающего сумматора 11 подключен к выходу регистра памяти 12, информационный вход которого является информационным входом блока формирования цифрового опорного сигнала, а выход "чтение" является входом "чтение" блока формирования цифрового опорного сигнала, при этом на вход управления накапливающего сумматора подан сигнал положительного суммирования.

Накапливающий сумматор, приведенный на фиг.3, состоит из многоразрядного сумматора 13 и регистра памяти 14, причем первый информационный вход сумматора 13 является информационным входом накапливающего сумматора, а второй информационный вход подключен к выходу регистра 14, который также является информационным выходом накапливающего сумматора, входы синхронизации, сброса и "чтение" регистра 14 являются входами соответственно синхронизации, сброса и "чтение" накапливающего сумматора.

Микропроцессорный вычислительный блок, приведенный на фиг.4, состоит из микропроцессорного модуля 15, оперативного запоминающего устройства 16, дешифратора 17 и 19 и постоянного запоминающего устройства 18, шины данных 19, связывающей микропроцессорный модуль 15 с оперативным 16 и постоянным 18 запоминающими устройствами и являющейся информационными выходами и информационным входом микропроцессорного блока, шины адреса 20, связывающей микропроцессорный модуль 15 с оперативным 16 и постоянным 18 запоминающими устройствами и дешифраторами 17 и 21, причем выходы дешифратора 17 подключены к оперативному 16 и постоянному 18 запоминающим устройствам, выходы дешифратора 21 являются выходами "запись" и "чтение" микропроцессорного вычислительного блока, выход "запись" микропроцессорного модуля 15 подключен к выходу оперативного запоминающего устройства 16, а выход "чтение" подключен к соответствующим входам оперативного 16 и постоянного 18 запоминающих устройств, а вход "запрос прерывания" микропроцессорного модуля является входом синхронизации конца (начала) измерения микропроцессорного вычислительного блока.

Цифровой измеритель фазового сдвига работает следующим образом. Измеряемый сигнал поступает на ограничитель 1, который преобразует его в прямоугольные импульсы. Фронты и срезы этих импульсов привязаны к переходам входного гармонического сигнала через нулевой уровень. Импульсный сигнал с выхода ограничителя 1 подается на управляющий вход накапливающих сумматоров 4 и 5. На информационный вход накапливающих сумматоров 4 и 5 подается многоразрядный цифровой сигнал с выходом блока формирования цифрового опорного сигнала 3. Сигнал, формируемый блоком формирования цифрового опорного сигнала, соответствует цифровым значениям квадратурных, синусоидального и косинусоидального, составляющих опорного сигнала.

После поступления импульса синхронизации с блока синхронизации 2 состояние регистров памяти 14 накапливающих сумматоров 4 и 5 изменяется на цифровые значения опорного сигнала, формируемое блоком формирования цифрового опорного сигнала 3, причем числа, записанные в регистрах памяти 14, либо увеличиваются, либо уменьшаются на цифровые значения опорного сигнала в зависимости от знака сигнала с выхода ограничителя 1 сигнала управления. Перед началом измерения регистры памяти 14 накапливающих сумматоров 4 и 5 импульсом с блока синхронизации 2 сбрасываются в нулевое состояние. При этом сбрасывается в исходное состояние блок формирования цифрового опорного сигнала 3. В течение времени измерения, задаваемого блоком синхронизации 2, происходит накопление цифровых значений опорных сигналов в соответствии с указанным выше правилом. За время измерения в регистрах памяти накапливающих сумматоров 4 и 5 накопятся соответственно следующие значения где 1 число, накопленное в регистре накапливающего сумматора 4; Q число, накопленное в регистре накапливающего сумматора 5; S^* (i) ограниченный входной ( измеряемый) сигнал; S_os (i) синусоидальный опорный сигнал; S_oc (i) косинусоидальный опорный сигнал; K число отсчетов измеряемого сигнала за время измерения Т_изм, определяемое блоком синхронизации 2.

Время измерения равно Т_изм КТ_о, где Т_о интервал дискретизации измеряемого сигнала, определяемый блоком синхронизации 2.

Накопленные в регистрах памяти 14 накапливающих сумматоров 4 и 5 значения по окончании времени измерения импульсов сброса с выхода синхронизации передаются по шине в буферные регистры памяти 6 и 7 и далее по запросу "чтение 2" в микропроцессорный вычислительный блок 8, где вычисляется измеренное значение фазового сдвига по формуле = arctg I/Q, (4) где I и Q определяется в соответствии с (1, 2).

Микропроцессорный вычислительный блок представляет из себя в соответствии с фиг.4 классическую структуру и работает по алгоритму, приведенному на фиг. 5.

Блок синхронизации и блок формирования цифрового опорного сигнала могут быть построены по разным вариантам. В простейшем варианте блок синхронизации содержит генератор образцового напряжения с частотой, равной частоте измеряемого сигнала, умножитель частоты на р, где р число импульсов дискретизации за период измеряемого сигнала и делитель частоты на К. Умножитель частоты предназначен для формирования импульсов синхронизации, а делитель для формирования импульсов сброса (импульсов синхронизации конца (начала) измерения). Блок формирования цифрового опорного сигнала в этом случае содержит счетчик импульсов емкостью, равной р числу импульсов дискретизации за период измеряемого сигнала, и два запоминающих узла, адресный вход которых подключен к шине состояния счетчика импульсов. Как указывалось, в начале измерительного цикла счетчик сбрасывается в нулевое состояние, соответствующее нулевому значению фазового сдвига опорного сигнала, или в общем случае не нулевое состояние, соответствующее произвольному значению фазового сдвига опорного сигнала. В ячейках памяти запоминающего узла записаны значения синуса и косинуса, соответствующие Таким образом, блок формирования цифрового опорного сигнала формирует цифровой опорный сигнал: синусоидальный и косинусоидальный одновременно.

Недостатком рассмотренного варианта является его аппаратурная сложность, связанная с необходимостью формирования опорного напряжения с частотой измеряемого сигнала и его умножения на число импульсов дискретизации за период измеряемого сигнала. Возможно построение блока синхронизации 2 и блока формирования цифрового опорного сигнала 3 более просто. В этом варианте построения блок синхронизации содержит генератор импульсов произвольной, но известной частоты с периодом, равным To и делитель частоты на K. Блок формирования цифрового опорного сигнала 3 в этом случае содержит два запоминающих узла 9 и 10, накапливающий сумматор 11 и регистр памяти 12 (фиг.2). Накапливающий сумматор с каждым тактом импульсов синхронизации, поступающих с блока синхронизации 2, увеличивает свое состояние на значение, = F_oT_o, (7) где F_о частота измеряемого сигнала.

В ячейках памяти запоминающих узлов 7 и 8 записаны значения где [1F_оТ_о] округленное значение числа _i 1F_оT_o.

Перед началом измерения импульсом сброса с выхода блока синхронизации регистры памяти 14 накапливающих сумматоров 4,5 и 11 сбрасываются в нулевое состояние.

Значение числа, соответствующего (7), поступает с микропроцессорного вычислительного блока 6 по шине данных и хранится в регистре памяти 12. Загрузка числа, соответствующего (7), производится по команде с микропроцессорного блока перед началом измерения. Как указывалось, в начале измерения блок формирования цифрового опорного сигнала 3 сбрасывается в нулевое состояние, в данном случае сбрасывается в нулевое состояние регистр памяти 14 накапливающего сумматора 11. Накапливающий сумматор 11, используемый в блоке формирования цифрового опорного сигнала 3, выполнен по схеме, приведенной на фиг. 3. Поскольку суммирование в накапливающем сумматоре 9 блока цифрового формирования опорного сигнала 3 проводится со знаком " +", на управляющий вход накапливающего сумматора 9 должен быть подан соответствующий сигнал.

Быстродействие, т. е. верхняя рабочая частота, цифрового измерителя фазового сдвига в предлагаемом цифровом измерителя фазового сдвига определяется быстродействием сумматоров накапливающих сумматоров 4 и 5, которое существенно, на 1-2 порядка, выше быстродействия аналого-цифровых преобразователей. Кроме того исключение аналого-цифрового преобразователя приводит к дополнительному упрощению цифрового измерителя фазового сдвига. Таким образом, предложенный цифровой измеритель фазового сдвига имеет высокую точность и помехоустойчивость и кроме этого имеет расширенный в сторону верхних частот рабочий диапазон, а также достаточно прост в реализации.

Формула изобретения

1. Цифровой измеритель фазового сдвига, содержащий блок синхронизации, блок формирования цифрового опорного сигнала и микропроцессорный вычислительный блок, отличающийся тем, что он снабжен ограничителем, вход которого является входом цифрового измерителя фазового сдвига, двумя накапливающими сумматорами, информационные входы которых подключены к выходам блока формирования цифрового опорного сигнала, двумя регистрами памяти, информационные входы которых подключены к выходам накапливающих сумматоров, а выходы к информационным входам микропроцессорного вычислительного блока, выход ограничителя подключен к управляющим входам накапливающих сумматоров, информационный вход блока формирования цифрового опорного сигнала подключен к выходу микропроцессорного вычислительного блока, выход синхронизации блока синхронизации подключен к входам синхронизации накапливающих сумматоров и блока формирования цифрового опорного сигнала, а выход сброса блока синхронизации подключен к соответствующим входам накапливающих сумматоров, блока формирования цифрового опорного сигнала, регистров памяти и микропроцессорного вычислительного блока, выход "чтение" микропроцессорного вычислительного блока подключен к соответствующим входам регистров памяти, а выход "запись" микропроцессорного вычислительного блока подключен к соответствующему входу блока формирования цифрового опорного сигнала.

2. Цифровой измеритель по п.1, отличающийся тем, что блок формирования цифрового опорного сигнала состоит из накапливающего сумматора, регистра памяти и двух запоминающих устройств, подключенных по адресным входам к выходу накапливающего сумматора, входы синхронизации и сброса накапливающего сумматора являются входами соответственно синхронизации и сброса блока формирования цифрового опорного сигнала, выход регистра памяти подключен к информационному входу накапливающего сумматора, информационный вход регистра памяти является информационным входом блока формирования цифрового опорного сигнала, а вход "Чтение" регистра памяти является входом "Чтение" блока формирования цифрового опорного сигнала, при этом на вход управления накапливающего сумматора подан сигнал положительного суммирования.

РИСУНКИ

Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5