Вычислительная система

Вычислительная система

Реферат

 

Изобретение относится к области вычислительной технике и может быть использовано в цифровых вычислительных комплексах высокой производительности. Вычислительная система содержит N процессорных модулей 1_I...1_N, коммутатор 2, дополнительный коммутатор 3, N модулей ассоциативной памяти 4_i...4_n, блок 5 буферизации. Введение дополнительного коммутатора 3 и N модулей ассоциативной памяти, блока 5 буферизации и организация соответствующих связей позволило устранить межпроцессорный обмен, что обеспечивает сокращение времени обработки рабочих программ и соответствующее повышение производительности. 3 з.п.ф-лы, 35 ил.

Изобретение относится к вычислительной технике, а именно к вычислительным машинам и системам, использующим управление процессом вычислений от потока данных, и может быть использовано в цифровых вычислительных комплексах высокой производительности.

Известна вычислительная система, содержащая центральные процессоры ввода-вывода, коммутатор, основное запоминающее устройство, пульт управления, внешние запоминающие устройства с блоками управления и процессоры передачи данных (а.с. СССР N 692400, кл. G 06 F 15/16, 1977).

Известная вычислительная система использует фон-неймановский принцип обработки данных, а каждый центральный процессор содержит устройство сопряжения, блок формирования процедур, блок индексации, блок вызова значений, блок обработки строк, арифметико-логическое устройство, блок базовых регистров, устройство формирования команд, устройство управления, устройство распределения адресов стека, буферный стек операндов, ассоциативное запоминающее устройство, устройство преобразования математических адресов в физические, блок буферной памяти команд, блок анализа прерываний.

В состав арифметико-логического устройства входят блоки: умножения, сложения, деления, преобразования кодов и выполнения логических операций. Указанные блоки работают параллельно и независимо один от другого, обеспечивая параллельную обработку данных внутри каждого процессора и используя при этом естественный параллелизм исполняемых программ.

Однако практическая реализация указанного устройства показала, что для обеспечения параллельной работы нескольких исполнительных устройств с использованием фон-неймановского принципа организации вычислений требуются высокие непроизводительные затраты оборудования и вычислительных мощностей, прежде всего определяемые тем, что для выборки из исполняемой программы независимых последовательностей команд с помощью специальных аппаратных средств должен производиться предварительный просмотр отрезков программы (средней длиной до 30 команд) и должно осуществляться динамическое планирование загрузки исполнительных устройств, чтобы было подробно отмечено (Бабаян Б. А. Основные результаты и перспективы развития архитектуры "Эльбрус" - в сб.: Прикладная информатика, вып. 15 - М.: Финансы и статистика, 1989, с. 100-131).

Указанное обстоятельство в значительной мере усложняет аппаратуру устройства при весьма низких реальных приращениях производительности. Параллелизм обработки программы на нескольких исполнительных устройствах носит ограниченный, узко-локальный характер и не распространяется на всю программу (участки параллельной обработки не превышают при этом 10-20 команд). Кроме того, сам процесс выборки из программы параллельно исполняемых команд требует большого объема дополнительного оборудования и значительных затрат рабочего времени процессора, что является дополнительным фактором, снижающим производительность.

Известное устройство, содержащее модули общей оперативной памяти, модули центральных процессоров и процессоров ввода-вывода также использует фон-неймановский принцип обработки вычислений и параллельную работу нескольких исполнительных устройств, входящих в состав центральных процессоров, реализуя параллелизм обработки программы за счет формирования широкой команды, которая включает операции для одновременного запуска нескольких арифметических устройств [1].

Формирование такой команды осуществляется на основе статического планирования операций на этапе трансляции программы. При этом число содержащихся в команде параллельно исполняемых операций ограничено (не превышает 7).

Указанное устройство не позволяет реализовать высокую производительность, определяемую внутренним параллелизмом исполняемых программ в силу ограниченной степени параллелизма исполняемых в устройстве операций и блокировки исполнения их в случае, когда нет всех необходимых для вычислений операндов. Данное обстоятельство определяется ограничениями, налагаемыми транслятором, а также теми случаями, когда место нахождения переменной меняется во времени согласно вычисляемым условиям. Кроме того, данное устройство имеет сложную структуру транслятора и большой объем оборудования для поддержания узко-локального параллелизма обработки.

По технической сущности наиболее близкой к предлагаемому устройству является вычислительная система, содержащая группа процессорных модулей, выходы управления передачей результата двухвходовой команды и разрядов номера модуля памяти которых подключены к управляющему и адресному входам соответствующей группы входов управления приемом коммутатора, выходы разрядов результата двухвходовой команды и разрядов состояний двухвходовой команды каждого процессорного модуля подключены к соответствующему входу группу информационных входов коммутатора, выход сигнала управления обменом которого соединен со входом управления блокировкой передачи результата двухвходовой команды каждого процессорного модуля, выход разрядов сбоя вычислений которых соединен с первым выходом результата системы, первые информационный, адресный, управляющий и вторые информационный, адресный, управляющий входы загрузки процессорных модулей подключены соответственно к первому и второму входам загрузки команд системы, вход сигнала установки нуля которой подключен ко входу установки нуля коммутатора и входу установки нуля каждого процессорного модуля, второй выход результата и вход инициализации [2].

Указанное устройство использует для организации вычислений принцип управления от потока данных, и предполагается, что эффективная загрузка каждого процессорного модуля, обеспечивающая высокую общую производительность, достигается за счет использования параллельной обработки команд на всех участках программы (без ограничений) и поддерживается программной организацией вычислений, при которой исходная программа отображается в виде графа, в котором каждый узел представляет зависимость одной команды от выполнения другой, а дуги определяют направление передачи результатов. Каждый из множества процессорных модулей, взаимосвязанных между собой через коммутатор, обрабатывает закрепленный за ним локальный участок программы. При этом процессорные модули работают параллельно, а необходимая синхронизация между участками обрабатываемой программы осуществляется за счет данных, пересылаемых между ними через коммутатор.

Однако принятый способ распараллеливания вычислений, при котором параллелизм исполнения программы достигается за счет разбиения ее на этапе трансляции на отдельные, связанные между собой подпрограммы, загрузки этих подпрограмм в память отдельных процессорных модулей, обмен между которыми, а следовательно, и между подпрограммами также определяется на этапе трансляции и осуществляется с помощью коммутатора на базе программируемой коммутационной сети, приводит к потерям рабочего времени, что в значительной мере снижает производительность устройства, особенно в тех случаях, когда возрастают информационная зависимость между подпрограммами и степень внутреннего параллелизма исходной программы. Указанное обстоятельство ставит производительность устройства в сильную зависимость от способности системы программирования выделять в исходной программе слабо связанные участки (подпрограммы) и требует значительных затрат времени со стороны пользователя-программиста.

Указанные недостатки не позволяют полностью реализовать в рассматриваемом известном устройстве внутренний параллелизм исполняемых программ и как следствие получить высокую производительность, определяемую этим параллелизмом и методом управления вычислениями от потока данных.

Техническим результатом является повышение производительности за счет организации одновременного доступа каждого процессорного модуля ко всему массиву исполняемой программы и автоматизации процесса распределения ресурсов вычислительных средств.

Достигается это тем, то в вычислительную систему, содержащую группу процессорных модулей, выходы управления передачей результата двухвходовой команды и выходы разрядов адреса которых подключены к управляющему и адресному входам соответствующей группы входов управления приемом коммутатора, выходы разрядов результата двухвходовой команды и разрядов состояний двухвходовой команды каждого процессорного модуля подключены к соответствующему входу группы информационных входов коммутатора, выход сигнала управления обменом которого соединен со входом управления блокировкой передачи результата двухвходовой команды каждого процессорного модуля, выход разрядов сбоя вычислений которых соединен с первым выходом результата системы, первые информационный, адресный, управляющий и вторые информационный, адресный, управляющий входы загрузки процессорных модулей подключены соответственно к первому и второму входам загрузки команд системы, вход сигнала установки нуля которой подключен к входу установки нуля коммутатора и входу установки нуля каждого процессорного модуля, второй выход результата и вход инициализации, введены дополнительный коммутатор, группа модулей ассоциативной памяти, блок буферизации и вход обнуления памяти, причем первые управляющий и информационный, вторые управляющий и информационный выходы каждой группы выходов обмена дополнительного коммутатора соединены с первым входом управления пуском, первым информационным входом данных, вторым входом управления пуском и вторым информационным входом данных каждого процессорного модуля соответственно, выходы первой группы выходов управления обменом подключены к первым управляющим входам каждой группы буферизации пакетов блока буферизации, входы инициализации каждой группы входов буферизации пакетов и группа выходов внешнего обмена которого подключены к входу инициализации и второму выходу результата системы соответственно, выходы второй группы выходов управления обменом дополнительного коммутатора подключены к соответствующим вторым управляющим входам каждой группы входов буферизации пикетов блока буферизации, вход установки нуля дополнительного коммутатора, вход установки нуля блока буферизации и первый управляющий вход каждого модуля ассоциативной памяти соединены со входом установки нуля системы, к входу обнуления памяти которой подключены вторые управляющие входы каждого модуля ассоциативной памяти, входы первой и второй групп входов управления обменом дополнительного коммутатора соединены соответственно с выходами управления блокировкой приема командных слоев и управления блокировкой приема операндов процессорных модулей, входы управления блокировкой передачи командных слов и управления блокировкой передачи данных каждого из которых подключены к соответствующим выходам первой и второй группы управляющих выходов блока буферизации, выходы третьей группы управляющих выходов и выходы первой группы информационных выходов которого соединены соответственно со входами первой группы входов запроса и со входами первой группы информационных входов дополнительного коммутатора, входы второй группы входов запроса которого соединены с соответствующими выходами четвертой группы управляющих выходов блока буферизации, первый информационный вход каждой группы входов буферизации пакетов которого соединен с выходами разрядов результата одновходовой команды и разрядов состояний одновходовой команды соответствующего процессорного модуля, выход управления передачей результата одновходовой команды которого соединен с третьим управляющим входом соответствующей группы входов буферизации пакетов блока буферизации, выходы второй группы информационных выходов которого соединены с соответствующими входами группы информационных входов дополнительного коммутатора, первый управляющий выход каждого модуля ассоциативной памяти соединен с соответствующим входом группы входов управления передачей коммутатора, информационный выход каждой группы выходов обмена которого подключен к информационному входу соответствующего модуля ассоциативной памяти, информационный и второй управляющий выходы каждого из которых подключены ко второму информационному и четвертому управляющему входам соответствующей группы входов буферизации пакетов блока буферизации, а управляющий выход каждой группы выходов обмена коммутатора подключен к третьему управляющему входу соответствующего модуля ассоциативной памяти, а кроме того, каждый процессорный модуль содержит первый и второй коммутаторы, первый и второй узлы управления, исполнительное устройство обработки командных слов и исполнительное устройство обработки операндов, причем первый и второй управляющие входы первого коммутатора подключены к первому и второму выходам управления коммутацией первого узла управления, выход управления передачей командных слов соединен со входом блокировки готовности одновходовой команды исполнительного устройства обработки командных слов, выход разряда готовности двухвходовой команды которого подключен к входу признака готовности командных слов второго узла управления, первый и второй выходы управления коммутацией которого соединены с первым и вторым управляющими входами второго коммутатора, первый, второй и третий информационные входы которого подключены к выходу разрядов номера модуля, выходу разрядов результата и выходу разрядов состояния исполнительного устройства обработки командных слов соответственно, выход разряда готовности одновходовой команды которого соединен с входом признака готовности командных слов первого узла управления, выход управления передачей операндов которого соединен с входом блокировки готовности одновходовой команды исполнительного устройства обработки операндов, выход разряда готовности одновходовой команды которого соединен с входом признака готовности операндов первого узла управления, входы управления передачей данных и управления передачей командных слов которого являются входами управления блокировкой передачи данных и управления блокировкой передачи командных слов процессорного модуля соответственно, вход управления блокировкой передачи результата двухвходовой команды которого соединен с входом управления передачей второго узла управления, вход признака готовности операндов которого соединен с выходом разряда готовности двухвходовой команды исполнительного устройства обработки операндов, выход управления приемом операндов которого подключен к выходу управления блокировкой приема операндов процессорного модуля, выходы управления передачей результата одновходовой команды и управления блокировкой приема командных слов которого соединены с выходом управления передачей одновходовой команды первого узла управления и выходом управления приемом командных слов исполнительного устройства обработки командных слов соответственно, вход блокировки готовности двухвходовой команды подключен к выходу управления передачей командных слов второго узла управления, выход управления передачей операндов которого соединен с входом блокировки готовности двухвходовой команды исполнительного устройства обработки операндов, выходы разрядов номера модуля, разрядов результата и разрядов состояния которого подключены к четвертому, пятому и шестому информационным входам второго коммутатора соответственно, первый, второй и третий информационные выходы которого соединены с выходами разрядов номера модуля памяти, разрядов результата двухвходовой команды и разрядов состояний двухвходовой команды процессорного модуля соответственно, выходы разрядов результата одновходовой команды и разрядов состояний одновходовой команды которого подключены к первому и второму информационным выходам первого коммутатора соответственно, первый и второй информационные входы которого соединены с выходами разрядов результата и разрядов состояния исполнительного устройства обработки командных слов соответственно, третий и четвертый информационные входы первого коммутатора соединены соответственно с выходами разрядов результата и разрядов состояний исполнительного устройства обработки операндов, выход разрядов сбоя вычислений которого подключен к выходу разрядов сбоя вычислений процессорного модуля, первый информационный и первый адресный входы загрузки которого соединены с информационным и адресным входами загрузки исполнительного устройства обработки командных слов соответственно, выход разрядов сбоя вычислений которого соединен с выходом сбоя вычислений процессорного модуля, второй информационный и второй адресный входы которого подключены к информационному и адресному входам загрузки исполнительного устройства обработки операндов, вход установки нуля которого соединен с входом установки нуля процессорного модуля, первый управляющий вход загрузки которого подключен к управляющему входу загрузки исполнительного устройства обработки командных слов, вход управления пуском которого соединен с первым входом управления пуском процессорного модуля, первый информационный вход данных которого подключен к входу разрядов пакета исполнительного устройства обработки командных слов, вход установки нуля которого подключен к входу установки нуля процессорного модуля, второй вход управления пуском и второй информационный вход данных которого соединены с входом управления пуском и входом разрядов пакета исполнительного устройства обработки операндов соответственно, управляющий вход загрузки которого подключен ко второму управляющему входу загрузки процессорного модуля, а выход управления передачей результата двухвходовой команды которого соединен с выходом управления передачей двухвходовой команды второго узла управления, а также дополнительный коммутатор содержит первое и второе устройства управления и первое и второе устройства коммутации, причем выходы группы выходов управления передачей первого и второго устройства управления подключены к выходам первой и второй группы выходов управления обменом дополнительного коммутатора, первый и второй управляющие выходы i-й группы выходов обмена которого соединены с i-ми выходами группы выходов управления запросом на обмен первого и второго устройства управления соответственно, входы установки нуля которых подключены к входу установки нуля дополнительного коммутатора, входы первой и второй групп информационных входов которого соединены со входами группы информационных входов первого и второго устройств коммутации соответственно, i-е выходы группы информационных выходов которых подключены к первым и вторым информационным выходам i-й группы выходов обмена дополнительного коммутатора, входы первой и второй группы входов управления обменом которого соединены с входами группы входов управления обменом первого и второго устройства управления соответственно, входы группы входов запроса которых подключены к входам первой и второй групп входов запроса дополнительного коммутатора соответственно, а выходы каждой i-й группы выходов управления коммутацией первого и второго устройств управления соединены с входами i-й группы входов управления коммутацией первого и второго устройств коммутации соответственно, группа управляющих выходов каждого из которых подключена к группе управляющих входов первого и второго устройств управления соответственно, выходы группы выходов управления приемом каждого из которых соединены с входами группы входов управления приемом первого и второго устройства коммутации соответственно, а также блок буферизации содержит группу узлов буферизации, причем первый и второй выходы управления передачей пакета командных слов каждого i-го узла буферизации соединены с i-ми выходами первой и третьей группы управляющих выходов блока буферизации соответственно, первый и второй управляющие входы каждой i-ой группы входов буферизации пакетов которого подключены к входу управления передачей пакетов командных слов и входу управления передачей пакетов операндов соответствующего i-го узла буферизации, первый и второй выходы управления передачей пакета операндов которого соединены с соответствующими i-ми выходами второй и четвертой групп управляющих выходов блока буферизации, третий и четвертый управляющие входы каждой i-й группы входов буферизации пакетов которого подключены к входу управления передачей одинарного пакета и входу управления передачей двойного пакета каждого i-го узла буферизации соответственно, первый и второй информационные выходы которого соединены с соответствующими i-ми выходами первой и второй групп информационных выходов блока буферизации соответственно, первый и второй информационные входы каждой группы входов буферизации пакетов которого подключены к входу разрядов одинарного пакета и входу разрядов двойного пакета каждого i-го узла буферизации соответственно, выход внешнего обмена которого соединен с соответствующим i-м выходом группы выходов внешнего обмена блока буферизации, вход установки нуля которого подключен к входу установки нуля каждого i-го узла буферизации, вход внешнего обмена которого соединен с входом инициализации соответствующей i-й группы входов буферизации пакетов блока буферизации.

Сущность изобретения заключается в том, что введение дополнительного коммутатора, группы модулей ассоциативной памяти, блока буферизации и организация соответствующих связей обеспечивает достижение повышенного быстродействия вычислительной системы за счет массового параллелизма обработки программ и максимальное исключение пользователя-программиста из процесса распределения ресурсов вычислительных средств, упрощает систему управления вычислительным процессом (отсутствие традиционного устройства управления в составе процессорного модуля) и обеспечивает возможность наращивания вычислительных мощностей без трудозатрат на программирование.

При этом обеспечивается одновременный доступ каждого процессорного модуля к полному массиву программы, что позволяет исключить взаимные обмены между процессорными модулями и значительно повысить производительность.

Сравнение предлагаемого устройства с прототипом позволяет утверждать о соответствии критерию "новизна", а отсутствие отличительных признаков в аналогах - говорить о соответствии критерию "изобретательский уровень".

Предварительные испытания подтверждают возможность промышленного применения.

На фиг. 1 представлена блок-схема вычислительной системы; на фиг. 2 - функциональная схема процессорного модуля вычислительной системы; на фиг. 3 - функциональная схема узла управления первым коммутатором процессорного модуля; на фиг. 4 - функциональная схема узла управления вторым коммутатором процессорного модуля; на фиг. 5 - функциональная схема исполнительного устройства обработки командных слов; на фиг. 6 - функциональная схема узла управления исполнительного устройства обработки командных слов процессорного модуля; на фиг. 7 - функциональная схема блока коммутации исполнительного устройства обработки командных слов; на фиг. 8 - функциональная схема узла управления блоком коммутации исполнительного устройства обработки командных слов; на фиг. 9 - функциональная схема узла входных регистров исполнительного устройства обработки командных слов; на фиг. 10 - функциональная схема узла регистров команд исполнительного устройства обработки командных слов; на фиг. 11 - функциональная схема исполнительного устройства обработки операндов процессорного модуля; на фиг. 12 - функциональная схема узла управления исполнительного устройства обработки операндов; на фиг. 13 - функциональная схема узла входных регистров исполнительного устройства обработки операндов; на фиг. 14 - функциональная схема узла выходных регистров исполнительного устройства обработки операндов; на фиг. 15 - блок-схема дополнительного коммутатора вычислительной системы; на фиг. 16 - блок-схема устройства управления дополнительного коммутатора; на фиг. 17 - функциональная схема устройства коммутации дополнительного коммутатора; на фиг. 18 - функциональная схема узла управления формированием запроса устройства управления дополнительного коммутатора; на фиг. 19 - функциональная схема блока управления коммутацией устройства управления дополнительного коммутатора; на фиг. 20 - функциональная схема узла управления приоритетом коммутации блока управления коммутацией устройства управления дополнительного коммутатора; на фиг. 21 - функциональная схема узла приема входного запроса блока управления коммутацией устройства управления дополнительного коммутатора; на фиг. 22 - функциональная схема узла преобразователя-приемника устройства коммутации дополнительного коммутатора; на фиг. 23 - функциональная схема узла преобразователя-передатчика устройства коммутации дополнительного коммутатора; на фиг. 24 - блок-схема блока буферизации вычислительной системы; на фиг. 25 - блок-схема узла буферизации блока буферизации; на фиг. 26 - функциональная схема буфера узла буферизации; на фиг. 27 - функциональная схема устройства управления буфером узла буферизации; на фиг. 28 - блок-схема модуля ассоциативной памяти вычислительной системы; на фиг. 29 - блок-схема коммутатора вычислительной системы; на фиг. 30 - функциональная схема устройства управления коммутатором вычислительной системы; на фиг. 31 - функциональная схема управления передачей устройства управления коммутатора вычислительной системы; на фиг. 32- функциональная схема узла управления приемом устройства управления коммутатора вычислительной системы; на фиг. 33 - функциональная схема узла управления коммутацией устройства управления коммутатора вычислительной системы; на фиг. 34 - общий вид графа вычислений; на фиг. 35 - структура информационного пакета.

Вычислительная система (фиг. 1) содержит группу процессорных модулей 1-1. ..1-N, коммутатор 2, дополнительный коммутатор 3, группу модулей 4-1... 4-N ассоциативной памяти и блок буферизации 5.

Кроме того, вычислительная система содержит первый выход 6 результата, первый и второй входы 7 и 8 загрузки, второй выход 9 результата, вход 10 инициализации, вход 11 установки нуля и вход 12 обнуления памяти. Каждый процессорный модуль 1-i содержит соответственно первый информационный, первый адресный и первый управляющий входы 13-1, 13-2 и 13-3 загрузки, первый вход 14-1 управления пуском, первый информационный вход 14-2 данных, второй информационный, второй адресный и второй управляющий входы 15-1, 15-2 и 15-3 загрузки, второй вход 16-1 управления пуском, второй информационный вход 16-2 данных, вход 17 установки нуля, вход 18-1 управления блокировкой передачи командных слов, вход 18-2 управления блокировкой передачи данных, вход 18-3 управления блокировкой передачи результата двухвходовой команды, выход 19-1 управления блокировкой приема командных слов, выход 19-2 управления блокировкой приема операндов, выход 19-3 управления передачей результата одновходовой команды, выход 19-4 управления передачей результата двухвходовой команды, выход 20-1 разрядов результата одновходовой команды, выход 20-2 разрядов состояний одновходовой команды, выходы 20-3 разрядов адреса, выход 20-4 разрядов результата двухвходовой команды, выход 20-5 разрядов состояний двухвходовой команды, выход 21 разрядов сбоя вычислений.

Дополнительный коммутатор 3 включает вход 22 установки нуля, с первого по N-й входы 23-1...23-N и 24-1...24-N первой и второй групп входов управления обменом, с первого по N-й входы 25-1...25-N и 26-1...26-N первой и второй групп входов запроса, с первого по N-й входы 27-1...27-N и 28-1... 28-N первой и второй групп информационных входов, с первого по N-й выходы 29-1. ..29-N и 30-1...30-N первой и второй групп выходов управления обменом, с первой по N-ю группы выходов обмена, каждая из которых включает первый управляющий, первый информационный, второй управляющий и второй информационный выходы 30-1-i, 30-2-i, 30-3-i и 30-4-i соответственно.

Блок 5 буферизации содержит вход 31 установки нуля, с первой по N-ю группы входов буферизации пакетов, каждая из которых включает первый управляющий вход 32-i, второй управляющий вход 33-i, первый информационный вход 34-i, третий управляющий вход 35-i, второй информационный вход 36-i, четвертый управляющий вход 37-i и вход 38-i инициализации. Кроме того, блок 5 буферизации содержит с первой по третью группы управляющих выходов 39-1... 39-N, 40-1...40-N, 41-1...41-N, первую группу информационных выходов 42-1... 42-N, группу выходов 43-1...43-N внешнего обмена, четвертую группу управляющих выходов 44-1...44-N и вторую группу информационных выходов 45-1...45-N соответственно.

Каждый модуль 4-i ассоциативной памяти содержит первый и второй управляющие входы 46 и 47, информационный вход 48, третий управляющий вход 49, первый управляющий выход 50, информационный выход 51 и второй управляющий выход 52.

Коммутатор 2 содержит вход 53 установки нуля, с первой по N-ю группы входов, каждая из которых содержит управляющий и адресный входы 54-i и 55-i соответственно. Кроме того, коммутатор 2 содержит группу входов 56-1...56-N управления передачей, группу информационных входов 57-1...57-N, выход 58 сигнала управления обменом и с первой по N-ю группы выходов, каждая из которых содержит информационный и управляющий выходы 59-i и 60-i соответственно. Цепи синхронизации и питания не показаны.

Каждый процессорный модуль 1-i включает первый и второй коммутаторы 61 и 62, первый и второй узлы 63 и 64 управления первым и вторым коммутаторами соответственно, исполнительное устройство 65 обработки командных слов и исполнительное устройство 66 обработки операндов.

Коммутатор 61 содержит первый и второй управляющие входы 67-1 и 67-2, с первого по четвертый информационные входы 68-1, 68-2, 69-1, 69-2, первый и второй информационные выходы, подключенные к выходам 20-1 и 20-2 процессорного модуля.

Коммутатор 62 содержит первый и второй управляющие входы 70-1 и 70-2, с первого по шестой информационные входы 71-1, 71-2, 71-3, 72-1, 72-2, 72-3, с первого по третий информационные выходы, подключенные к выходам 20-3, 20-4, 20-5 процессорного модуля соответственно.

Узел 63 управления первым коммутатором включает входы 73 и 74 признаков готовности операндов и командных слов, выходы 75-1 и 75-2 управления передачей командных слов и операндов, первый и второй выходы 76-1 и 76-2 управления коммутацией, входы управления передачей командных слов и данных, подключенные к входам 18-1 и 18-2 процессорного модуля, и выход управления передачей одновходовой команды, подключенный к выходу 19-3 процессорного модуля.

Узел 64 управления вторым коммутатором включает входы 77 и 78 признаков готовности командных слов и операндов, выходы 79-1 и 79-2 управления передачей командных слов и операндов, первый и второй управляющие выходы 80-1 и 80-2 управления коммутацией, вход управления, подключенный к входу 18-3 процессорного модуля, и выход управления передачей двухвходовой команды, подключенной к выходу 19-4 процессорного модуля соответственно.

Исполнительное устройство 65 обработки командных слов включает входы 81 и 82 блокировки готовности одновходовой и двухвходовой команды, выходы 83 и 84 разрядов готовности двухвходовой и одновходовой команды, выход 85 управления приемом командных слов, выход 86 разрядов номера модуля, выход 87 разрядов результата, выход 88 разрядов состояния, выход разрядов сбоя вычислений, подключенный к выходу 21 процессорного модуля, информационный, адресный и управляющий входы загрузки, подключенные к входам 13-1, 13-2 и 13-3 процессорного модуля, вход управления пуском и вход разрядов пакета, подключенные к выходам 14-1 и 14-2 процессорного модуля соответственно.

Исполнительное устройство 66 обработки операндов содержит входы 89 и 90 блокировки готовности одновходовой и двухвходовой команды, выходы 91 и 92 разрядов готовности двухвходовой и одновходовой команды, выход 93 управления приемом операндов, выход 94 разрядов номера модуля, выход 95 разрядов результата, выход 96 разрядов состояния, выход разрядов сбоя вычислений, подключенный к выходу 21 процессорного модуля, информационный, адресный и управляющий входы загрузки, подключенные к входам 15-1, 15-2 и 15-3 процессорного модуля, вход управления пуском и вход разрядов пакета, подключенные к входам 16-1 и 16-2 процессорного модуля.

В каждый узел 61 и 62 управления коммутаторами входят элементы И 97 и 98, элемент ИЛИ 99 и приоритетный шифратор 100.

В состав исполнительного устройства 65 обработки командных слов входят узел 101 управления, выходной коммутатор 102, блок 103 коммутации, узел 104 регистров команд, память 105 команд, арифметико-логическое устройство - АЛУ 106, коммутатор 107 загрузки и узел 108 входных регистров.

Узел 101 управления содержит вход 109-1 установки нуля, первый и второй входы 109-2 и 109-3 управления передачей результата, вход 109-4 управления пуском, вход 109-5 разрядов команды, вход 109-6 сигнала готовности памяти, вход 109-7 сигнала значимости результата АЛУ, вход 109-8 сигнала готовности АЛУ, вход 109-9 кода операции, первый и второй выходы 110-1 и 110-2 сигнала готовности данных, выход 110-3 управления обменом, первый и второй выхода 111-1 и 111-2 управления коммутацией выхода, многоразрядный выход 111-3 управления коммутацией полей, выход 111-4 управления приемом данных, выход 111-5 управления запуском АЛУ и выход 111-6 управления выборкой команд.

Выходной коммутатор 102 содержит первый и второй управляющие входы 112-1 и 112-2, первый и второй информационные входы 112-3 и 112-4 и информационный выход, подключенный к выходам 86 и 88 исполнительного устройства 65.

Блок 103 коммутации содержит управляющие входы 113-1...113-12, информационные входы 114-1. . . 114-10 и 115-1...115-4, информационные выходы, подключенные к выходу 87 исполнительного устройства 65 и входам 112-3, 112-4 коммутатора 102.

Узел 104 регистров команд содержит информационный и управляющий входы 116-1 и 116-2, информационные выходы, подключенные к входам 115-1...115-4 блока 103.

Память команд 105 содержит вход 117-1 управления записью, информационный и адресный входы 117-2 и 117-3, вход 117-4 управления чтением, информационный и управляющий выходы, подключенные к соответствующим входам 116-1 и 116-2 узла 104 регистров команд и входам 109-5 и 109-6 узла 101 управления.

Арифметико-логическое устройство 106 (выполнено аналогично устройству по а. с. СССР N 1367012, кл. G 06 F 7/36, 1985) содержит вход 118-1 управления операциями, первый и второй входы 118-2 и 118-3 операндов, вход 118-4 управления пуском, первый и второй информационные выходы 119-1 и 119-2 и управляющий выход 119-3.

Коммутатор 107 загрузки содержит первый и второй информационные входы 120-1 и 120-2, первый и второй управляющие входы 120-3 и 120-4, информационный выход, подключенный к адресному входу 117-3 памяти 105 команд.

Узел 108 входных регистров содержит управляющий вход 121-1, информационные выходы 122-1...122-11.

В состав узла 101 управления входят элементы И 123, 124, приоритетный шифратор 125, элементы И 126...133, элементы ИЛИ 134...136, дешифратор 137, элементы И 138...140, элементы ИЛИ 141, 142, элементы И 143...145, триггеры 146...151 управления, элементы И 152...157, элемент ИЛИ 158, элементы И 159, 160.

В состав блока 103 коммутации входят регистры 161...171, узел управления 172, коммутаторы 173...178.

Узел 172 управления содержит элементы ИЛИ 179...190, управляющие входы 191...202 и управляющие выходы 203...222.

В состав узла 108 входных регистров входят регистр 223 слова состояний, регистр 224 первого слова данных и регистр 225 второго слова данных.

В состав узла 104 регистров команд входят первые и вторые регистры 226, 227 и 228, 229 кода операций и номера команды соответственно.

В состав исполнительного устройства 66 входят узел 230 управления, выходной коммутатор 231, узел 232 выхо