Нечеткий вероятностный автомат

Нечеткий вероятностный автомат

Реферат

 

Изобретение относится к вычислительной технике и системам управления, может быть применено для построения адаптивных нечетких регуляторов для решения задач управления объектами, математическая модель которых априорно не определена, а цель функционирования выражена в нечетких понятиях. Целью изобретения является расширение функциональных возможностей. Вероятностный автомат содержит: первый блок памяти 2, второй блок памяти 3, блок выбора состояний 6, третий блок памяти 7, первый коммутатор 9, блок выбора выходного сигнала 10, второй коммутатор 12, генератор тактовых импульсов 13, первый блок генерации случайного кода 14, второй блок генерации случайного кода 15, четвертый блок памяти 16, первый блок определения максимального кода 18, пятый блок памяти 20, второй блок определения максимального кода 22. 6 з.п. ф-лы, 21 ил.

Изобретение относится к вычислительной технике и системам управления, может быть применено для построения адаптивных нечетких регуляторов для решения задач управления объектами, математическая модель которых априорно не определена, а цель функционирования выражена в нечетких понятиях.

Известен вероятностный автомат (а. с. СССР N 1045232, кл. G 06 F 15/36, 1983), содержащий блок генерации случайного кода, блок выбора состояний, генератор тактовых импульсов, элемент И, коммутатор, блок памяти, блок задания времени ожидания, элемент ИЛИ, генератор случайного напряжения, причем группа выходов блока генерации случайного кода соединена со входами группы информационных входов блока выбора состояний, группа выходов которого соединена с группой информационных входов коммутатора, группа выходов которого соединена с группой входов блока памяти, группа выходов которого соединена со группой управляющих входов блока выбора состояний и с группой входов блока задания времени ожидания, группа выходы которого соединена с группой выходов автомата и со входами элемента ИЛИ, выход которого соединен с инверсным входом элемента И и с первым тактовым входом блока генерации случайного кода, выход генератора тактовых импульсов соединен с первым тактовым входом блока задания времени ожидания и с прямым входом элемента И, выход которого соединен с тактовым входом коммутатора, со вторым тактовым входом блока генерации случайного кода и со вторым тактовым входом блока задания времени ожидания, выход генератора случайного напряжения соединен со входом управления блока задания времени ожидания.

Признаки, совпадающими с признаками заявляемого технического решения, является блок генерации случайного кода, блок выбора состояний, генератор тактовых импульсов, коммутатор, блок памяти.

Недостаток данного устройства состоит в ограниченных функциональных возможностях, так как в данном устройстве нет возможности осуществить сопоставление состояниям автомата качественные характеристики последних.

Причины, препятствующие достижению требуемого технического решения, состоят в особенности реализации известного устройства, при которой возможно осуществить генерацию состояний и выходных сигналов только лишь в четких понятиях.

Известен вероятностный автомат (а.с. СССР N 1108455, кл. G 06 F 15/20, 1984), содержащий первый блок памяти, блок выбора состояний, блок генерации случайного кода, генератор тактовых импульсов, коммутатор, второй блок памяти, причем входы групп управляющих и установочных входов первого блока памяти соединены соответственно с выходами групп управляющих входов и групп установочных входов, а группа входов соединена с первой группой информационных входов блока выбора состояний, группа выходов которого соединена с первой группой информационных входов блока выбора состояний, вторая группа информационных входов которого соединена с группой выходов блока генерации случайного кода, группа выходов которого соединена с группой входов коммутатора, группа выходов которого соединена с группой входов второго блока памяти, группа выходов которого соединена с выходами устройства и с группой управляющих входов блока выбора состояний, выход генератора тактовых импульсов соединен с тактовыми входами блока генерации случайного кода и коммутатора.

Признаками, совпадающими с признаками заявляемого технического решения, являются блок генерации случайного кода, блок выбора состояний, первый блок памяти, генератор тактовых импульсов, коммутатор, второй блок памяти.

Недостатком данного устройства является ограниченные функциональные возможности, связанные с тем, что при нечетком определении выходных состояний устройство не позволяет задать на четком множестве (выходных сигналов) нечеткие множества качественных характеристик этих сигналов.

Причины, препятствующие достижению требуемого технического решения, состоят в особенности реализации вероятностного автомата, при которой осуществляется генерация состояний и выходных сигналов, принадлежащих четко заданным множествам.

Из известных устройств наиболее близким к заявляемому нечеткому вероятностному автомату по совокупности конструктивных и функциональных признаков является вероятностный автомат (а. с. СССР N 1200297, кл. G 06 F 15/20, 1985), содержащий первый блок памяти, блок выбора состояний, блок генерации случайного кода, коммутатор, второй блок памяти, блок выбора выходного сигнала, третий блок памяти, генератор тактовых импульсов, причем входы групп управляющих и установочных входов первого блока памяти соединены соответственно с входами групп управляющих входов и групп установочных входов, а группа выходов соединена с первой группой информационных входов блока выбора состояний, группа выходов которого соединена с первой группой входов коммутатора, группа выходов которого соединена с группой установочных входов второго блока памяти, группа выходов которого соединена с группой управляющих входов блока выбора состояний и с первой группой управляющих входов блока выбора выходного сигнала, группа выходов которого соединена с группой входов третьего блока памяти, группа выходов которого соединена с группой выходов устройства, выход генератора тактовых импульсов соединен с тактовых входами коммутатора, блока выбора выходного сигнала и блока генерации случайного кода, группа выходов которого соединена со второй группой информационных входов блока выбора состояний.

Признаками, совпадающими с признаками заявляемого технического решения, являются блок генерации случайного кода, блок выбора состояний, первый блок памяти, генератор тактовых импульсов, коммутатор, второй блок памяти, блок выбора выходного сигнала, третий блок памяти.

Недостаток известного устройства состоит в ограниченных функциональных возможностях, вызванных тем, что известное устройство невозможно применить для решения задач моделирования и управления объектами, обладающими априорной неопределенностью и нечетким (качественным) описанием параметров и цели моделирования. Это связано в первую очередь с тем, что известное устройство не выполняет функцию установления соответствия четких понятий (множества выходов и входов) и нечетких понятий (качественные характеристики входов и выходов), заданных в виде нечетких переменных.

Причины, препятствующие достижению требуемого технического решения, состоят в особенности реализации вероятностного автомата, при которой генерируются состояния и выходные сигналы, принадлежащие четко заданным множествам, в соответствии с заданными функциями переходов и выходов для задач моделирования стохастических объектов.

Задача, на решение которой направлено изобретение, заключается в возможности генерации состояний и выходных сигналов в соответствии с заданными функциями переходов и выходов, а также генерации нечетких переменных, заданных на множествах состояний и выходных сигналов в соответствии с экспертными оценками для дальнейшего использования в задачах моделирования и управлениями сложными объектами в условиях отсутствия априорных сведений о математической модели.

Для достижения технического результата, заключающегося в расширении функциональных возможностей за счет осуществления генерации нечетких переменны, заданных на множествах состояний и выходных сигналов с использованием экспертной информации, предлагается в нечеткий вероятностный автомат, содержащий генератор тактовых импульсов, первый блок генерации случайного кода, блок выбора состояний, блок выбора выходного сигнала, первый, второй и третий блоки и коммутатор, причем M выходов группы управляющих входов устройства соединена с M входами первых групп управляющих входов первого блока памяти, входы (NxNxM) групп первых установочных входов устройства соединены соответственно со входами (NxNxM) групп установочных входов первого блока памяти, N входов групп второго управляющих входов которого соединены с N выходами группы выходов третьего блока памяти, выход первого генератора тактовых импульсов соединен с тактовых входов первого блока генерации случайного кода, K выходов группы выходов которого соединены с K входами второй группы информационных входов блока выбора состояний, дополнительно ввести второй блока генерации случайного кода, четвертый и пятый блоки памяти, второй коммутатор, первый и второй блоки определения максимального кода, причем входы (NxPxM) групп установочных входов второго блока памяти соединены со входами (NxPxM) групп вторых установочных входов устройства, M входов группы первых управляющих входов соединены с M входами группы управляющих входов устройства и с M входами группы первых управляющих входов первого блока памяти, N входов группы вторых управляющих входов соединены с N входами группы вторых управляющих входов первого блока памяти, N выходами группы выходов третьего блока памяти и N входами группы управляющих входов первого коммутатора, выходы P групп информационных выходов соединены с соответствующими входами P групп информационных входов блока выбора выходного сигнала, а тактовый вход соединен с выходом генератора тактовых импульсов и с тактовыми входами первого блока памяти, первого и второго блоков генерации случайного кода, N выходов группы информационных выходов блока выбора состояний соединены с соответствующими N входами группы первых информационных входов третьего блока памяти, K выходов группы выходов второго блока генерации случайного кода соединены с K входам группы вторых информационных входов блока выбора выходного сигнала, выход (NxL) групп информационных входов первого коммутатора соединены с выходами (NxL) групп информационных выходов четвертого блока памяти, (NxL) групп информационных входов которого соединены со входами (NxL) третьих групп установочных входов устройства, выходы L групп информационных выходов первого коммутатора соединены со входами L групп информационных входов первого блока определения максимального кода, выхода группы информационных выходов которого соединены с выходами третьей группы выходов устройства, P выходов группы выходов блока выбора выходных сигналов соединены с P входами группы управляющих входов второго коммутатора, входы (PxF) групп информационных входов которого соединены с выходами (PxF) групп информационных выходов пятого блока памяти, входы (PxF) групп информационных входов которого соединены со входами (PxF) четвертых групп установочных входов устройства, выходы P групп информационных выходов второго коммутатора соединены со входами F групп информационных входов второго блока определения максимального кода, группы информационных выходов которого соединены с выходами четвертой группы выходов устройства.

Наличие причинно-следственной связи между техническими результатами и признаками заявляемого изобретения доказывается следующими логическими посылками.

А основу работы вероятностного автомата положено предположение, состоящее в том, что формальное задание нечеткого вероятностного автомата (НВА) может быть представлено в виде где X, Y, Z - соответственно множество входных, выходных сигналов и сигналов состояний, - множество условных вероятностей, определяющих пребывание НВА в такте времени t в состоянии z_t при условии подачи в этом такте на вход сигнала x_t и пребывания НВА в предшествующем (t-1) такте в состоянии - множество условных вероятностей, определяющих наличие на выходе автомата сигнала y_t при условии наличия в этом такте на выходе сигнала x_t и пребывания НВА в предшествующем (t-1) такте в состоянии x_t-1; лингвистическая переменная (ЛП) "выбор состояния", заданная набором {,T(),Z} , где - наименование ЛП, T () -терм-множество ЛП , , Z - базовое множество; ЛП "выбор выходного параметра", заданная набором {,T(),Y}, , где - наименование ЛП, T () - терм-множество ЛП , , Y - базовое множество.

Если и - лингвистические переменные, а T() = {₁,...,_L} и T() = {₁,...,_F} - терм-множество, где - наименования НП, то с помощью экспертного опроса можно задать и - функции принадлежности нечетких переменных.

Нечеткий вероятностный автомат генерирует состояния, выходные сигналы, а также лингвистические переменные, заданные на множествах состояний и выходных сигналов.

На фиг. 1 и фиг. 2 приведена схема заявляемого объекта; на фиг. 3 - функциональная схема первого блока памяти 2; на фиг. 4 - функциональная схема второго блока памяти 3; на фиг. 5 - структурная схема блока выбора состояния 6; на фиг. 6 - функциональная схема третьего блока памяти 7; на фиг. 7 - функциональная схема первого коммутатора 9; на фиг. 8 - функциональная схема блока выбора выходного сигнала 10; на фиг. 9 - функциональная схема второго коммутатора 12; на фиг. 10 - функциональная схема первого блока генерации случайного кода 14; на фиг. 11 - функциональная схема второго блока генерации случайного кода 15; на фиг. 12 - структурная схема четвертого блока памяти 16; на фиг. 13 - функциональная схема первого блока определения максимального кода 18; на фиг. 14 - структурная схема пятого блока памяти 20; на фиг. 15 - функциональная схема второго блока определения максимального кода 22; на фиг. 16 - функциональная схема дешифратора первого блока определения максимального кода; на фиг. 17 - функциональная схема каждого из блоков сравнения первого блока определения максимального кода, на фиг. 18 - функциональная схема дешифратора второго блока определения максимального кода; на фиг. 19 - функциональная схема каждого из блоков сравнения второго блока определения максимального кода; на фиг. 20 - графики функций принадлежности нечетких переменных ₁,₂,...,_L ; на фиг. 21 - графики функций принадлежности нечетких переменных ₁,₂,...,_F .

Структурная схема нечеткого вероятностного автомата (фиг. 1 и 2) содержат: 1₁-1_M - группу управляющих входов; 2 - первый блок памяти; 3 - второй блок памяти; - (NxNxM) групп первых установочных входов; (NxPxM) - групп вторых установочных входов; 6 - блок выбора состояний; 7 - третий блок памяти; 8₁-8_N -группу выходов третьего блока памяти 7 и управляющих входов первого коммутатора 9; 10 - блок выбора выходного сигнала; 11₁-11_P - группу вторых выходов устройства и управляющих входов второго коммутатора 12; 13 - генератор тактовых импульсов; 14 - первый блок генерации случайного кода; 15 - второй блок генерации случайного кода; 16 - четвертый блок памяти; , (NxL) групп третьих групп установочных входов устройства; 18 - первый блок определения максимального кода; 19₁ - 19_L - выходы третьей группы выходов устройства; 20 - пятый блока памяти; - (PxF) групп четвертых установочных входов устройства; 22 - второй блок определения максимального кода; 23₁-23_F - выходы четвертой группы выходов устройства.

Функциональная схема первого блока памяти 2 (фиг. 3) содержит: - M входов первой группы управляющих входов; - (MxNxN) групп установочных входов; - N входов второй группы управляющих входов; - регистры; (25^1m_i1-25^Km_iN) - (NxM) групп элементов И; 26 - тактовый вход; - (MxN) групп выходов элементов И 25 и (MxN) групп входов (MxN) групп элементов ИЛИ выходы N групп выходов блока памяти 2.

Функциональная схема второго блока памяти 3 (фиг. 4) содержит: - M - групп входов первой группы управляющих входов; - N входов второй группы управляющих входов; - (MxNxP) групп первых установочных входов; 26 - тактовый вход; - регистры; (31^1m_ip-31^Km_ip) - (NxP) групп элементов И; (32^1m_ip-32^Km_ip) - (MxN) групп выходов элементов И 32 и групп входов элементов ИЛИ - выходы P групп выходов блока памяти 3.

Структурная схема блока выбора состояния 6 (фиг. 5) содержит: - N группа входов первой группы информационных входов; - N узлов сравнения; 36₁ - 36_K - входы второй группы информационных входов; - N выходов блока выбора состояния 6; 38₁ - 38_N-1 - элементы И.

Структурная схема третьего блока памяти 7 (фиг. 6) содержит: 8₁ - 8_N - выходы; 37₁ - 37_N - группу входов; 38₁ - 38_N - триггеры; 39₁ - 39_N - элементы ИЛИ.

Функциональная схема первого коммутатора 9 (фиг. 7) содержит: - N групп управляющих входов; - (LxN) групп элементов И, по D элементов в каждой; - (LxN) групп D-разрядных информационных входов; - L группа элементов ИЛИ, по D элементов в каждой; - L групп D - разрядных выходов первого коммутатора 9.

Функциональная схема блока выбора выходного сигнала 10 (фиг. 8) содержит: - выходы; входы первой группы информационных входов; - узлы сравнения; 45₁ - 45_K - входы второй группы информационных входов; 46₁ - 46_p-1 - элементы P.

Функциональная схема второго коммутатора 12 (фиг. 9) содержит: - P групп входов группы управляющих входов; (FxP) групп элементов И, по D элементов в каждой; (FxP) групп D - разрядных входов группы информационных входов; - F групп элементов ИЛИ, по D элементов в каждой; 50¹_f-50^D_f - F групп D - разрядных выходов второго коммутатора 12.

Функциональная схема первого блока генерации случайного кода 14 (фиг. 10) содержит: 36₁ - 36_K - выходы; 51 - тактовый вход; 52 - первый элемент И; 53₁ - 53_Z вторые элементы И; 54 - кодопреобразователь; 55 - генератор пуассоновского потока импульсов; 56 - циклически замкнутый регистр сдвига.

Функциональная схема второго блока генерации случайного кода 15 (фиг. 11) содержит: 45₁ - 45_K - выходы; 51 - тактовый вход; 57 - первый элемент И; 58₁ - 58_Z - вторые элементы И; 59 - кодопреобразователь; 60 - генератор пуассоновского потока импульсов; 61 - циклически замкнутый регистр сдвига.

Структурная схема четвертого блока памяти 16 (фиг. 12) содержит: - (LxN) групп D - разрядных информационных входов; 62_1i - (LxN) групп регистров; 41¹_li-41^D_li - (LxN) групп D - разрядных выходов блока 16.

Функциональная схема первого блока определения максимального кода 18 (фиг. 13) содержит: 19₁ - 29_L - группу выходов; - L групп D - разрядных входов; - группу регистров; 65¹ - 64^D группу дешифраторов состояний; 65¹_l-65^D_l - L групп элементов И, по D элементов в каждой; 66¹ - 66^D - группу узлов анализа; 67¹ - 67^L - группу элементов ИЛИ.

Структурная схема пятого блока памяти 20 (фиг. 14) содержит: (FxP) групп D - разрядных информационных входов; 68_fp - 68_fp - F групп регистров, по P в каждой группе; - (FxP) групп D - разрядных выходов.

Функциональная схема второго блока определения максимального кода 22 (фиг. 15) содержит: 23₁ - 23_F - группу выходов; - F групп D - разрядных входов; 69₁ - 69_F - группу регистров; 70¹ - 70^D - группу дешифраторов состояний; - F групп элементов И, по D элементов в каждой; 72¹ - 72^D - узлы анализа; 73¹ - 73^F - группу элементов ИЛИ.

Функциональная схема дешифратора первого блока определения максимального кода (фиг. 16) содержит - первые группы входов; - группы элементов ИЛИ, по L - элементов в каждой; 76¹ - 76^D - первые элементы И; - вторые группы входов; 78¹ - 78^D - вторые элементы И; - группы выходов дешифраторов 64.

Функциональная схема каждого из d, узлов анализа 66 первого блока определения максимального кода 18 (фиг. 17) содержит - D-1 групп первых L - разрядных входов; - D-1 групп вторых L - разрядных входов; - D-1 первых групп элементов И, по L элементов И в каждой; - D-1 первых групп элементов ИЛИ, по L элементов ИЛИ в каждой; - D-1 групп вторых элементов ИЛИ, по L элементов ИЛИ в каждой - D-1 вторых групп элементов И, по L элементов в каждой; - D-1 вторых групп элементов НЕ, по L элементов в каждой группе; - D-1 третьих групп элементов И, по L элементов в каждой; - D-1 третьих групп элементов ИЛИ, по L элементов в каждой группе; - D-1 четвертых групп элементов И, по L элементов в каждой; - D-1 групп L - разрядных выходов; - D-1 групп третьих L - разрядных входов; - D-1 вторых групп элементов НЕ, по L в каждой группе; - D-1 третьих групп элементов НЕ, по L в каждой группе.

Функциональные схемы дешифраторов 70 второго блока определения максимального кода 22 (фиг. 18) содержит: - первые группы входов; - группы элементов ИЛИ, по F элементов в каждой; 94¹ - 94^D - первые элементы И; - вторые группы входов; 96¹ - 96^D - вторые элементы И; - D групп выходов дешифраторов.

Функциональная схема каждого из d, узлов анализа 72 второго блока определения максимального кода 22 (фиг. 19) содержит: - D-1 групп первых F - разрядных входов; - D-1 групп вторых F - разрядных входов; - D-1 первых групп элементов И, по F элементов И в каждой; - D-1 первых групп элементов ИЛИ, по F элементов ИЛИ в каждой; - D-1 групп вторых элементов ИЛИ, по F элементов ИЛИ в каждой; - D-1 вторых групп элементов И, по F элементов в каждой; - D-1 вторых групп элементов НЕ, по F элементов в каждой группе; - D-1 третьих групп элементов И, по F элементов в каждой; - D-1 третьих групп элементов ИЛИ, по F элементов в каждой группе; - D-1 четвертых групп элементов И, по F элементов в каждой; - D-1 групп F - разрядных выходов; - D-1 групп третьих F - разрядных входов; - D-1 вторых групп элементов НЕ, по F в каждой группе; - D-1 третьих групп элементов НЕ, по F в каждой группе.

Элементы нечеткого автомата взаимосвязаны следующим образом.

Входы группы управляющих входов 1₁ - 1_M устройства соединены со входами первых групп управляющих входов первого блока памяти 2 и второго блока памяти 3, входы (NxNxM) - групп первых установочных входов устройства соединены соответственно со входами групп установочных входов первого блока памяти 2, входы (NxPxM) - групп вторых установочных входов устройства соединены со входами групп установочных входов второго блока памяти 3, выходы N групп информационных выходов первого блока памяти 2 соединены с соответствующими входами N групп первой группы информационных входов блока выбора состояний 6, выходы группы информационных выходов блока выбора состояний 6 соединены с соответствующими входами группы информационных входов третьего блока памяти 7, выходы 8₁ - 8_N группы выходов третьего блока памяти 7 соединены с соответствующими входами 8₁ - 8_N группы управляющих входов первого коммутатора 9, со входами групп вторых управляющих входов первого 2 и второго 3 блоков памяти, и с выходами 8₁ - 8_N первой группы выходов устройства, выходы P групп информационных выходов второго блока памяти 3 соединены с соответствующими входам P групп информационных входов блока выбора выходного сигнала 10, выходы 11₁ - 11_P группы управляющих выходов которого соединены с соответствующими входами 11₁ - 11_P группы управляющих входов второго коммутатора 12, с выходами 11₁ - 11_P второй группы выходов устройства, выход генератора тактовых импульсов 13 соединен с тактовыми входами первого 2 и второго 3 блоков памяти, первого 14 и второго 15 блоков генерации случайного кода, выходы группы K информационных выходов первого блока генерации случайного кода 14 соединены с соответствующими входами второй группы информационных входов блока выбора состояний 6, выходы группы выходов второго блока генерации случайного кода 15 соединены с соответствующими входами второй группы информационных входов блока выбора выходного сигнала 10, входы (NxL) групп вторых информационных входов первого коммутатора 9 соединены с выходами (NxL) групп информационных выходов четвертого блока памяти 16, (NxL) групп информационных входов которого соединены со входами (NxL) третьих групп установочных входов устройства, выходы L групп информационных выходов первого коммутатора 9 соединены со входами L групп информационных входов первого блока определения максимального кода 18, выходы группы информационных выходов которого соединены с выходами 19₁ - 19_L третьей группы выходов устройства, входы (PxF) групп вторых информационных входов второго коммутатора 12 соединены с выходами (PxF) групп информационных выходов пятого блока памяти 20, входы (PxF) групп информационных входов которого соединены со входами (PxF) четвертых групп установочных входов устройства, выходы F групп информационных выходов второго коммутатора 12 соединены со входами F групп информационных входов второго блока определения максимального кода 22, группы информационных выходов которого соединены с выходами 23₁ - 23_F четвертой группой выходов устройства.

В первом блоке памяти 2 каждые из K входов (i, j, m)-й группы установочных входов соединены с входами записи соответствующих регистров 24^1m_ij, выходы регистров соединены с первыми входами соответствующих элементов И (25^1m_i1-25^Km_i1)-(25^1m_iN-25^Km_iN) (im)-й группы, вторые входы элементов И объединены и соединены с тактовым входом 26 блока памяти 2, третьи входы элементов И 25^1m₁₁-25^Km_NN каждых из m групп объединены и соединены с m-и входами 1_m группы первых управляющих входов первого блока памяти 2, четвертые входы элементов И (25^1m_i1-25^Km_i1)-(25^1m_iN-25^Km_iN) (im-й группы объединены и соединены с i-м входом 8_i второй группы управляющих входов блока памяти 2, выходы элементом И 25 соединены с соответствующими входами (N x M) групп элементов ИЛИ , выходы которых соединены соответственно с выходами N групп выходов 29¹_j-29^K_j блока памяти 2.

Во втором блоке памяти 3 каждые из K входов (i, p, m)-й группы установочных входов соединены со входами записи соответствующих регистров 30^m_ip, , выходы регистров 30^m_i1-30^m_iP соединены с первыми входами соответствующих элементов И (31^1m_i1-31^Km_i1)-(31^1m_iP-31^Km_iP) (im)-й группы, вторые входы элементов И объединены и соединены с тактовым входом 26 блока памяти 2, третьи входы элементов И 31^1m_i1-31^Km_NP каждых из m групп объединены и соединены с m-и входами 1_m первой группы управляющих входов второго блока памяти 3, четвертые входы элементов И (31^1m_i1-31^Km_i1)-(31^1m_iP-31^Km_iP) (im)-й группы объединены и соединены с i-м входом 8_i второй группы управляющих входов блока памяти 3, выходы элементов И 31 соединены с соответствующими входами (N x M) групп элементов ИЛИ , выходы которых соединены соответственно с выходами P групп выходов 34¹_p-34^K_p блока памяти 3.

В блоке выбора состояний 6 входы первых групп информационных входов соединены с входами первых групп входов j-х узлов сравнения 35_j, одноименные входы вторых групп входов которых объединены и соединены с соответствующими входами 36₁-36_K второй группы информационных входов блока выбора состояний 6, выход узла сравнения 35₁ соединен с выходом 37₁ блока 6 и с первыми инверсными входами элементов И 38₁-38_N-1, выходы узлов сравнения 35_i соединены с прямыми входами соответствующих элементов И 38_i-1 и с i-и инверсными входами элементов И 38_i, выходы которых соединены с выходами 37_i+1 блока 6.

В третьем блоке памяти 7 входы 37₁ - 37_N соединены с единичными входами соответствующих триггеров 38₁ - 38_N, нулевые входы которых соединены с выходами соответствующих элементов ИЛИ 39₁ - 39_N, а единичные выходы соединены с выходами 8₁ - 8_N блока 7 и соответствующими входами соответствующих элементов ИЛИ 39₁ - 39_N, причем единичный выход триггера 38_i соединен с выходом 8_i блока 7 и с соответствующими входами элементов ИЛИ 39₁ - 39_i-1, 39_i+1 - 39_N.

В первом коммутаторе 9 i-е входы 8_i группы управляющих входов соединены с первыми входами элементов И группы, вторые входы которых соединены со входами групп информационных входов, выходы элементов И соединены с соответствующими входами элементов ИЛИ , выходы которых соединены с выходами первого коммутатора 9.

В блоке выбора выходного сигнала 10 входы первой группы информационных входов соединены с входами первых групп входов p-х узлов сравнения 44_P, одноименные входы вторых групп входов которых объединены и соединены с соответствующими входами 45₁ - 45_K второй группы информационных входов блока выбора выходного сигнала 10, выход узла сравнения 44₁ соединен с выходом 1₁ блока и с первыми инверсными входами элементов И 46₁ - 46_p-1, выходы узлов сравнения 44p соединены с прямыми входами соответствующих элементов И 46_p-1 и с p-и инверсными входами элементов И 46_p, выходы которых соединены с выходами 11_p+1 блока 10.

Во втором коммутаторе 12 p-е входы 11_p группы управляющих входов соединены с первыми входами элементов B группы, вторые входы которых соединены со входами группы информационных входов, выходы элементов И соединены с соответствующими входами элементов ИЛИ , выходы которых соединены с выходами второго коммутатора 12.

В первом блоке генерации случайного кода 14 тактовый вход 52 соединен с инверсным входом первого элемента И 52 и с первыми входами вторых элементов И 53₁ - 53_Z, выхода которых соединены с соответствующими входами кодопреобразователя 54, выхода которого соединены с выходами 36₁ - 36_K блока, выход генератора пуассоновского потока импульсов 55 соединен с прямым входом первого элемента И 52, выход которого соединен с тактовым входом циклически замкнутого регистра сдвига 56, разрядные выходы которого соединены со вторыми входами соответствующих элементов И 53₁ - 53_Z.

Во втором блоке генерации случайного кода 15 тактовый вход 51 соединен с инверсным входом первого элемента И 57 и с первыми входами вторых элементов И 58₁ - 58_Z, выходы которых соединены с соответствующими входами кодопреобразователя 59, выходы которого соединены с выходами 45₁ - 45_K блока, выход генератора пуассоновского потока импульсов 60 соединен с прямым входом первого элемента И 57, вхыод которого соединен с тактовым входом циклически замкнутого регистра сдвига 61, разрядные выходы которого соединены со вторыми входами соответствующих элементов И 58₁ - 58_Z.

В четвертом блоке памяти 16 входы 17¹_1i-17^D_li (l, i)-групп установочных входов соединены с соответствующими входами (li)-х регистров 62_li , выходы которых соединены соответственно с выходами (l, i)-й группы выходов блока 16.

В первом блоке 18 определения максимального кода входы l групп соединены со входами записи регистров 63_l , прямые d-е выходы которых соединены с первой группой входов дешифраторов 64^d и с первыми входами элементом И , первые инверсные выходы регистров 63_l соединены с первыми входами второй группы входов дешифратора 64¹, остальные инверсные выходы регистров 63_l соединены со входами второй группы входов дешифраторов 64^d и с первыми группам